學術界和工業界已經提出將二維（2D）過渡金屬二摻雜化合物（TMD）半導體作為未來取代物理柵極長度小于10納米的硅晶體管的一種選擇。在這篇評論中，我們分享了基于堆疊二維TMD納米帶制造互補金屬氧化物半導體 (CMOS) 器件的最新進展，并特別強調了二維界在五個關鍵研究領域仍需解決的問題：接觸、溝道生長、柵極氧化物、可變性和摻雜。雖然二維TMD晶體管具有巨大的潛力，但還需要更多的研究來了解二維材料在原子尺度上的物理相互作用。

學術界和工業界已經提出了二維TMD半導體（如MoS2、WSe2等）作為硅（Si）晶體管的潛在替代品，其物理柵極長度為10納米以下，采用全柵極（GAA）堆疊納米帶（NR）1,2,3,4。GAA NR的靜電特性決定了當物理柵極長度縮小到10納米以下時，半導體溝道的厚度必須大大降低到5納米以下，才能保持低于70 mV/dec 的亞閾值擺幅 (SS)，從而有效地關閉晶體管。如果沒有較低的SS，晶體管要么會在關斷狀態泄漏過多電流，要么需要更高的電壓才能工作。

我們在圖 1 中使用密度泛函理論 (DFT) 原子模擬對各種器件幾何形狀的二維納米片計算出的 SS 進行了比較，從而說明了這一點。在柵極長度小于 10 nm 的情況下，源極和漏極之間的直接隧穿預計會導致硅晶體管和其他傳統體晶體管的高離態漏電。TMD 的大帶隙及其高有效質量抑制了源極和漏極之間的直接隧穿，從而使關態電流保持在較低水平。此外，硅的遷移率會隨著溝道厚度的減小而降低，而二維 TMD 的遷移率卻能保持不變5。這為二維 TMD 晶體管在 10 納米以下物理柵極長度或 1 納米以下節點取代硅提供了機會。

然而，向新半導體材料過渡的實際可行性和時間安排仍是一個懸而未決的問題。在取代硅之前，二維界需要解決許多難題。在這篇評論中，我們將闡述二維 TMD 的一些有前途的特性，并強調目前阻礙半導體行業采用這些材料的問題。

圖 1：各種晶體管幾何形狀的閾下擺幅 (SS) 與溝道長度的比較，說明二維納米片的優勢。

半導體幾何形狀（平面、FinFET、納米帶和二維納米片）的SS與Leff（柵極長度）的模擬顯示，在物理柵極長度小于10 nm時，二維過渡金屬二鈣化物的靜電與硅相比具有競爭性。二維納米片SS是通過原子密度泛函理論計算得出的，而其他幾何形狀則是通過靜電求解得出的。

半導體器件的未來將以堆疊GAA NR結構為中心，與硅GAA NR相比，二維TMD具有獨特的擴展優勢。圖2顯示了堆疊硅 GAA NR 和堆疊二維TMD GAA NR晶體管在同等高度上的橫截面，以考慮到常見的工藝集成因素，包括蝕刻晶體管堆疊所面臨的挑戰。二維TMD GAA NR結構的優勢顯而易見，因為在相同的體積內可以放置更多的二維TMD NR。具體來說，相同的柵極高度可以容納6個2D TMD NR，而Si NR只有4個。這樣，即使單個TMD納米片的性能低于單個硅納米片，相同尺寸的 2D TMD GAA NR 晶體管也能達到比硅更高的性能。

圖 2：具有相同物理高度的堆疊納米帶晶體管示意圖。

物理高度相同的疊層全柵極 (GAA) 硅晶體管與疊層 GAA 二維 TMD 納米帶 (NR) 晶體管的截面圖對比。假設柵極氧化物和柵極金屬沉積體積相同，則四個堆疊硅 NR 的高度與六個堆疊二維 TMD NR 的高度相同。因此，二維 TMD 驅動電流只需達到硅驅動電流的 2/3，就具有競爭力。b.面板顯示的是相同的圖紙，但以二維 TMD 薄膜的單個原子為比例。金屬觸點用灰色表示，間隔電介質用黃色表示，柵極氧化物用粉紅色表示。柵極金屬未顯示。“Advancing 2D monolayer CMOS through contact, channel and interface engineering,” 2021 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2021, pp. 7.1.1–7.1.4, https://doi.org/10.1109/IEDM19574.2021.9720651.

制造二維 TMD 晶體管面臨的挑戰

制造二維 TMD NR 晶體管必須包括以下關鍵工藝步驟：(1) 二維 TMD 的沉積，(2) 疊層 NR 溝道的形成，(3) 間隔區的摻雜，以及 (4) 源極/漏極接觸區和柵極氧化物/金屬區的沉積。在圖3中，我們分享了一個簡化的二維TMD疊層NR集成方案，以提請讀者注意目前文獻中報道較少的挑戰。在圖 3a 中，我們展示了一個切割后的二維疊層 NR 結構圖像，二維片之間有一個犧牲氧化層隔開，這揭示了制造過程中眾多挑戰中的第一個，即蝕刻對二維溝道性能的影響。在最終產品中，由于 NR 的寬度可以小到 5-10 nm，因此 NR 邊緣的缺陷和邊緣終止可能會影響器件的性能。在圖 3b 中，我們展示了使用定向和各向同性蝕刻形成間隔區的過程。現代硅技術中使用的許多蝕刻溶液并不能轉化為二維 TMD 疊層 NR 結構，而且人們對干法、濕法和氣相蝕刻化學法與二維 TMD 的相互作用仍然知之甚少。因此，我們需要能在不損害 TMD 單層的情況下去除周圍材料的選擇性化學方法。

圖 3：將二維TMD沉積或轉移到犧牲氧化物上的簡化二維TMD疊層NR集成方案。

為便于說明，我們將圖片限定為兩個堆疊的 NR。紅色代表 TMD，淺藍色代表犧牲膜（可以是氧化物或其他材料）。a對堆疊的二維 TMD NR 進行蝕刻。b 側面蝕刻，打開源極和漏極接觸區，形成內部間隔。c通過大馬士革工藝（damascene process）形成金屬觸點（藍色和黃色層）。d通過原子層沉積 (ALD) 工藝蝕刻通路以填充柵極氧化物（淺灰色）和金屬（深灰色），從而形成柵極。請讀者注意，由于二維TMD范德華（van der Waals）材料的性質，柵極氧化物沉積具有獨特的挑戰性。典型的原子層沉積工藝依賴于懸掛鍵進行材料成核，但無缺陷的二維 TMD不存在懸掛鍵。

在圖3c和d中，我們展示了源極/漏極接觸和柵極氧化物/金屬沉積的形成過程。要形成源極/漏極接觸區，必須考慮兩個關鍵因素：暴露的二維薄膜面積和暴露材料的質量，后者可能會因蝕刻工藝而改變。雖然特定的制造方案可以在接觸區暴露出更大面積的二維薄膜，但也可能使二維 TMD 表面質量下降，從而增加接觸電阻或導致機械不穩定性。其他沒有明確解決方案的挑戰是如何摻雜間隔物下的二維薄膜，以及最佳方案是依靠置換摻雜還是遠程電荷摻雜。

由于TMD在制造過程的多個階段僅在2或3個面上得到支撐，因此單層薄膜的機械堅固性非常令人擔憂。例如，在圖3b中，TMD 層只有兩面受到綠色絕緣層的支撐，一面受到藍色犧牲氧化層的支撐，剩下的一面在內層間隔物沉積之前對空氣開放。幸運的是，TMD的特點是單層 MoS26 的楊氏模量（robust Young’s）高達約 270 兆帕，而 Si7為 130-188 兆帕。在制造過程中，內應力和周圍薄膜熱膨脹的影響可能是一個問題，如果使用濕蝕刻工藝，毛細管塌陷也是一個問題。考慮到這些因素，我們需要更多的非侵入式解決方案來蝕刻 TMD周圍的薄膜，同時又不破壞其特性。一種緩解策略是在制造 TMD 納米帶時加入犧牲背層，以提供機械支撐。

接觸區和間隔層下的摻雜也將是未來 TMD 器件面臨的一項挑戰。目前，摻雜 TMD 材料有兩種通用方法，一種是置換摻雜，另一種是遠程電荷摻雜。過去，通過將摻雜原子高能植入硅晶格來實現硅的置換摻雜。然而，由于 TMD 的單層性質，這種方法無法應用于疊層 TMD 納米帶。替代性摻雜需要重新生長 TMD 薄膜或極其復雜的制造技術。TMD 的另一種獨特可能性是在通道附近放置偶極子電荷，以有效摻雜相關區域。然而，這種策略可能會引入來自相同偶極子的潛在庫侖散射（coulomb scattering ），因此需要進一步調整。

與硅一樣，納米帶堆疊結構的選擇也會對多個領域和設計決策產生深遠影響8。在圖 3 中，我們分享了一種制造堆疊納米帶結構的方法，該方法基于單一類型的 TMD 作為 NMOS 和 PMOS 器件的半導體通道。對于堆疊在PMOS路線上的NMOS，有可能為 NMOS 和 PMOS 晶體管分別使用不同的材料。由于要權衡驅動電流和電池電容，這些結構的最佳設計仍是一個未決問題。

在二維TMD上沉積柵極氧化物

沉積符合嚴格的可靠性和等效氧化物厚度 (EOT) 要求的柵極氧化物仍然是一個持續的研究課題9,10。例如，柵極氧化物厚度需要擴展到約1nm的電氣EOT，同時滿足氧化物擊穿要求，以及基于體積限制的<3 nm的物理厚度。圖3d顯示了柵極氧化物/金屬沉積的示例。二維TMD是沒有懸鍵的范德華材料（van der Waals materials ）。由于原子層沉積 (ALD) 依賴于懸鍵來啟動生長并可控地合成有限的介電厚度，因此在具有最小缺陷的二維 TMD 表面進行柵極氧化物的 ALD 生長是一項重大挑戰。我們以前曾報道過物理吸附可以增強柵極沉積10，而破壞較厚的TMD作為替代柵極的策略可能會產生不必要的滯后，在柵極長度低于10 nm時無法達到低SS。在圖 4a 中，我們展示了GAA沉積，但要獲得理想的最終產品，仍需解決器件集成的難題。此外，器件可能無法通過可靠性測試。柵極堆疊技術的另一個相對尚未探索的方面是使用不同的工作函數金屬或偶極層來設置多個NMOS和 PMOS 門限電壓。如果要在前端晶體管技術中使用二維材料，這是一項關鍵要求。

圖4：二維TMD納米帶的透射電子顯微鏡 (TEM) 截面圖像。

a.帶有GAA氧化物和金屬的二維 TMD NR，尺寸欄為 10 納米。b-d.帶有Se和W TEM HAADF信號的四個疊層二維 WSe2 NR。

現實的二維TMD生長要求

盡管過去10年中在二維TMD生長質量方面取得了重大進展，但這一領域的研究仍需繼續。50多年來，硅一直是晶體管的首選材料，其原因之一就是存在缺陷密度極低的晶體外延生長工藝。二維TMD生長目前還沒有達到單晶水平：已經證實晶粒尺寸大于10微米，但很少能獲得晶圓級無缺陷單晶薄膜11。二維TMD沉積通常是一個隨機過程，在晶圓上的隨機位置開始生長，晶體橫向生長，最終合并成多晶材料。由于大多數生長技術都具有隨機性，晶界的隨機分布會導致不同器件的溝道質量存在差異。如果傳輸特性存在顯著差異，器件性能的變異性就會過大，無法滿足現代電路設計的要求2。為了規避這一問題，我們之前已經引入了在確定位置選擇性生長 TMD 晶體的方法，但這種方法也面臨著自身的集成挑戰12。進一步發展二維 TMD 沉積技術，生產出具有大晶粒尺寸和低缺陷密度的凝聚單層薄膜，將有助于縮小高質量硅外延和二維 TMD 生長之間的差距。值得注意的是，這個問題也可能是一個干擾因素，因為晶體管的驅動電流通常由10納米以下柵極長度的接觸電阻所主導。因此，溝道遷移率的變化可能與驅動電流的變化關系不大。

接觸電阻

TMD的接觸電阻可以說是需要解決的最關鍵問題，在過去幾年中，相關領域已經取得了重大進展。盡管如此，如果要使TMD達到商用半導體產品的水平，還需要繼續研究二維TMD 的 NMOS 和 PMOS接觸電阻。隨著銻（Sb）和鉍（Bi）等半金屬的引入，NMOS接觸電阻在過去幾年中取得了快速進展。Bi的熔點較低，僅為 271°C，而Sb則能在 BEOL 溫度下進行加工，因此更受青睞1,13。然而，這些半金屬能否在10-20 納米的物理接觸尺寸要求下達到嚴格的接觸電阻率目標，目前仍是未知數。PMOS接觸電阻仍然是一個難以捉摸的問題。我們發現，如果WSe2的質量足夠好，Ru等金屬是PMOS WSe2系統的良好候選材料1。二維材料的接觸電阻仍然是二維TMD性能的致命弱點，我們強烈鼓勵在這一領域開展更深入的研究。

由于前端硅晶體管正在轉向GAA NR架構，因此二維TMD也將采用類似的幾何結構，以提高競爭力。這就帶來了一個潛在的問題，因為大多數已發表的試圖解決接觸電阻問題的作品都是基于蒸發頂部觸點，而最簡單的NR晶體管制造卻默許使用邊緣觸點，如圖 3c 所示。通過改變圖3c中的蝕刻順序，使內隔板向柵極蝕刻的程度大于圖中所示的程度，就有可能用ALD金屬制作出部分環繞觸點。但是，這可能會影響晶體管密度。另一種方法是在接觸區重新生長TMD。在這種情況下，我們鼓勵科學界向GAA架構發展，因為未來的器件學習將提供寶貴的反饋，并加速實現潛在的集成。

未來方向

總之，我們強調了二維 TMD 晶體管有機會取代硅晶體管的原因，特別是在10納米以下的柵極長度。此外，我們還強調了需要進行更多學術和工業研究的領域，以及實現這一轉變的基本認識。這些重要領域中的每一個，即 (1) 二維 TMD 的沉積，(2) 堆疊 NR 溝道的形成，(3) 間隔區的摻雜，以及 (4) 源極/漏極區和柵極氧化物/金屬區的沉積，都需要可行的可制造解決方案。此外，我們還注意到，雖然未來的硅器件架構是以NR為基礎的，但目前的TMD文獻主要集中在背柵器件上。我們急需開展更多研究，以了解NR幾何形狀對二維 TMD晶體管性能的影響。我們必須認識到，這有可能成為類似硅微電子革命的戰略拐點。現在是該領域令人興奮的時刻，我們鼓勵開展更多研究，以了解原子尺度的二維TMD NR 架構的物理學和工程學。學術界和產業界都需要加快對這些結構的研究和學習，因為我們正在離開納米技術世界，進入埃米時代。我們需要專注于制造、控制和理解極其復雜的系統，在這些系統中，每個原子都至關重要。

來源：半導體行業觀察

審核編輯：湯梓紅