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淺談FPGA輸入時鐘要求 LVDS與LVPECL講解

CHANBAEK ? 來源:硬碼農二毛哥 ? 作者:硬碼農二毛哥 ? 2023-08-21 11:28 ? 次閱讀

幾年前FPGA時鐘只需要連接一個單端輸入的晶振,非常容易。現在不同了,差分時鐘輸入,差分信號又分為LVDS和LVPECL,時鐘芯片輸出后還要經過直流或交流耦合才能接入FPGA,有點暈了,今天仔細研究一下。

FPGA輸入時鐘要求

FPGA手冊中對時鐘輸入的描述:

圖片

差分I/O電平標準:

圖片

真差分信號電壓不能超過VICM(max) + VID(max)/2 。

直流耦合與交流耦合

時鐘的發送端和接收端都有各自的電平接口類型,它們有可能不相同也可能是相同的。 這個時候通常就會有兩種連接方式,即AC耦合以及DC耦合。 其實說簡單也很簡單, AC耦合就是中間用電容把發送接收端的共模電平隔開,而DC耦合就是不加電容 。交流耦合(AC Coupling)就是通過隔直電容耦合,去掉了直流分量。直流耦合(DC Coupling)就是直通,交流直流一起過,并不是去掉了交流分量。

LVDS與LVPECL

時鐘芯片輸出時鐘信號通常有LVDS和LVPECL。

當時時鐘芯片輸出LVDS信號時

DC耦合

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兩種AC耦合方式。

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當時鐘信號輸出LVPECL信號時

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