處理器架構(gòu)的復(fù)雜性不斷增加，整體性能擴(kuò)展有限，因此需要特定領(lǐng)域的架構(gòu)來(lái)確保廣泛的性能擴(kuò)展。– 這是RISC-V開始獲得動(dòng)力的時(shí)候。RISC-V在數(shù)據(jù)中心加速器，移動(dòng)和無(wú)線，物聯(lián)網(wǎng)等各個(gè)領(lǐng)域引起了廣泛關(guān)注。的可擴(kuò)展性。許多行業(yè)領(lǐng)導(dǎo)者開始采用RISC-V，因?yàn)樗拈_源可用性縮短了上市時(shí)間和成本效益，同時(shí)擴(kuò)大了整體性能，并為創(chuàng)新和自動(dòng)化留出了空間。

TileLink是一種開放標(biāo)準(zhǔn)的芯片級(jí)互連，設(shè)計(jì)用于RISC-V處理器。它還支持其他國(guó)際審計(jì)準(zhǔn)則。

TileLink 是一種易于實(shí)現(xiàn)的緩存一致性總線協(xié)議，可在片上系統(tǒng) （SoC） 中用于連接加速器、通用多處理器、協(xié)處理器、DMA 引擎以及簡(jiǎn)單或復(fù)雜的設(shè)計(jì)。

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快速可擴(kuò)展的互連，提供低延遲和高吞吐量

物理尋址的共享內(nèi)存子系統(tǒng)，可通過可擴(kuò)展、分層組合的點(diǎn)對(duì)點(diǎn)網(wǎng)絡(luò)實(shí)現(xiàn)

在系統(tǒng)中同時(shí)使用的緩存或非緩存主節(jié)點(diǎn)的多層緩存一致性訪問

TileLink的主要功能：

專為可驗(yàn)證的死鎖自由而設(shè)計(jì)（適用于任何符合標(biāo)準(zhǔn)的 SoC）

通過支持并發(fā)操作的無(wú)序完成來(lái)提高吞吐量

漸進(jìn)一致性級(jí)別復(fù)雜性

基于地址空間的屬性

物理上獨(dú)立的通道

TileLink 遵循有向無(wú)環(huán)圖 （DAG） 拓?fù)洌渲写硎琼旤c(diǎn)，鏈路是從主接口定向到輔助接口的邊。每個(gè)鏈路由一組2個(gè)強(qiáng)制通道（通道A和D）和3個(gè)可選通道（TL-C所需的通道B，C和E）組成。為了確保死鎖自由，TileLink 指定了要嚴(yán)格遵循的通道之間的優(yōu)先級(jí)：

A << B << C << D << E 是通道 A、B、C、D 和 E 的優(yōu)先級(jí)遞增順序。

請(qǐng)求始終由主請(qǐng)求通道啟動(dòng)，然后等待輔助響應(yīng)通道的響應(yīng)。

三個(gè)一致性級(jí)別

TileLink可以支持基于TL-UL，TL-UH&TL-C的3個(gè)一致性級(jí)別TL，GET，Atomic，Hint，Acquire，Probe和Release等操作。

TileLink 實(shí)現(xiàn)有效-就緒握手，但保留有效和就緒斷言-取消斷言，彼此獨(dú)立，允許主服務(wù)器丟棄輔助服務(wù)器尚未接受的任何消息。TileLink 支持無(wú)序、FIFO 順序、延遲和并發(fā)響應(yīng)，但不支持交錯(cuò)。

由于 DAG 確保 TileLink 對(duì)每個(gè)請(qǐng)求的響應(yīng)，因此 TileLink 中禁止超時(shí)。但是，到舊版總線網(wǎng)橋的 TileLink 應(yīng)實(shí)現(xiàn)超時(shí)，以適應(yīng)第一個(gè)轉(zhuǎn)發(fā)進(jìn)度規(guī)則。如果來(lái)自舊總線的響應(yīng)沒有及時(shí)到達(dá)，則必須丟棄請(qǐng)求并插入TileLink錯(cuò)誤響應(yīng)。

審核編輯：郭婷