在傳統硬件電路的設計方法中，當設計工程師需要設計一個新的硬件、數字電路或數字邏輯系統時，需要為此設計并畫出一張線路圖， 隨后在 CAE（計算機輔助工程分析）工作站上進行設計。

所設計的線路圖由線和符號組成，其中線代表了線路，符號代表了基本設計單元， 其取自于工程師構造此線路圖使用的零件符號庫。對于不同邏輯器件的設計，需要選擇對應的符號庫，如當設計工程師選擇的時標準邏輯器件（ 74 系列等）作為板級設計線路圖，那么此線路圖的符號則需要取自標準邏輯零件符號庫；若設計工程師進行了 ASIC 設計，線路圖的符號就要取自 ASIC 庫專用的宏單元。

這就是傳統的原理圖設計方法，原理圖設計法存在著許多弊端，如當設計者想要實現線路圖的邏輯優化時，就需要利用 EDA 工具或者人工進行布爾函數邏輯優化。除此之外，傳統原理圖設計還存在難以驗證的缺點，設計工程師想要驗證設計，必須通過搭建硬件平臺（比如電路板）， 為設計驗證工作帶來了麻煩。

隨著人們對于科技的要求與期待越來越高，電子設計技術發展也越來越快，設計的集成度、復雜程度也逐漸加深，傳統的設計方法已經無法滿足高級設計的需求，最終出現了借助先進 EDA 工具的一種描述語言設計方法，可以對數字電路和數字邏輯系統進行形式化的描述，這種語言就是硬件描述語言。硬件描述語言，英文全稱為 Hardware Description Language，簡稱 HDL， HDL 是一種用形式化方法來描述數字電路和數字邏輯系統的語言。設計工程師可以使用這種語言來表述自己的設計思路，通過利用 EDA 工具進行仿真、自動綜合到門級電路，最終在 ASIC 或 FPGA 實現其功能。

以 2 輸入的與門為例來對比原理圖設計方法與 HDL 設計方法之間的區別， 在傳統的設計方法中設計 2 輸入與門可能需到標準器件庫中調用 74 系列的器件，但在硬件描述語言中“ &”就是一個與門的形式描述，“ C = A & B”就是一個 2 輸入與門的描述。而“ &”就代表了一個與門器件。

硬件描述語言發展至今已有二十多年歷史，當今業界的標準中（ IEEE 標準）主要有 VHDL 和Verilog HDL 這兩種硬件描述語言。 本書采用的是 VerilogHDL 硬件描述語言，接下來著重對其發展的歷史及特點進行介紹。

Verilog HDL 語言最初是在 1983 年由 Gateway Design Automation 公司為其模擬器產品開發的硬件建模語言， 當時這只是公司產品的專用語言。隨著公司模擬、仿真器產品的廣泛使用， Verilog HDL 作為一種實用語言逐漸為眾多設計者所接受。 1990 年一次致力于增加語言普及性的活動中，Verilog HDL 語言被推向公眾領域從而被更多人熟知。

Open Verilog International（ OVI）是促進 Verilog 發展的國際性組織。 1992 年， OVI 決定致力于推廣 Verilog OVI 標準成為 IEEE 標準。這一推廣最后獲得成功， Verilog 語言于 1995 年成為IEEE 標準，稱為 IEEE Std1364－1995。 其完整標準在 Verilog 硬件描述語言參考手冊中有詳細描述。

Verilog HDL 語言具有許多 優點，例如 Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。 Verilog HDL 語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義 。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解，但是 Verilog HDL 語言的核心子集非常易于學習和使用，這對大多數建模應用來說已經足夠。當然，完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統進行描述。

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