昨天即上篇博文講了EV10AQ190A這種ADC芯片的工作模式：雙通道模式

我十分重視這些內(nèi)容，因為這是我認(rèn)識硬件工作模式的起點(diǎn)，當(dāng)然這也只是理論上的內(nèi)容，實(shí)際采樣過程中也6許會遇到這樣那樣的問題，那就需要自己慢慢探索了，理想與工程還是會有一定的差距的！

這篇博文主要講四通道模式：

這種模式的框架或者組態(tài)（configuration）（我真的不知道這個單詞如何用中文準(zhǔn)確的翻譯處理，我總感覺應(yīng)該是原理框圖），算了以后就叫做組態(tài)吧，強(qiáng)行翻譯。

由上圖可知，四通道模式有4個輸入端口，我們分別稱其為A端口，B端口，C端口，與D端口，四個端口分別對應(yīng)四個通道，也就是說四個輸入端口中每個端口分別對應(yīng)一個ADC采樣通道，例如當(dāng)模擬輸入從A端口輸入時，就有ADC A進(jìn)行采樣。

從上圖我們還可以得知，外部2.5GHz的時鐘為該ADC芯片提供時鐘源，進(jìn)入內(nèi)部時鐘電路（Clock Circuit），內(nèi)部時鐘電路相當(dāng)于一個二分頻的作用，產(chǎn)生1.25GHz的時鐘信號分別輸入四個通道，為其提供時鐘信號。

每個通道都是一個ADC核，所以說這個ADC有四個核，（有關(guān)這里的時鐘關(guān)系等我單獨(dú)一篇博文研究吧！）。

每一個ADC核采樣速率都是1.25Gsps，也就是說每秒采樣1.25G個點(diǎn)！

下面看看其時序圖：

四通道模式的時序圖可以說很簡潔了。

模擬輸入XAI與基準(zhǔn)時鐘CLK：

這個時鐘頻率最大為2.5GHz；

CLK時鐘二分頻得到ADC內(nèi)部采樣時鐘：

頻率為CLK的一半，最大為1.25GHz；

基準(zhǔn)時鐘CLK四分頻得到采樣數(shù)據(jù)同步時鐘：

這個時鐘頻率就更低了，為基準(zhǔn)時鐘CLK的1/4；

內(nèi)部采樣時鐘的上升沿到達(dá)時，開始采樣，分別為N，N+1，...

每一個核（每一個通道）每秒采樣1.25G個數(shù)據(jù)點(diǎn)；

同樣該模式也采樣了流水線結(jié)構(gòu)，ADC的任一個通道采樣得到數(shù)據(jù)后，這時數(shù)據(jù)的同步也就開始了，關(guān)于ADC怎么知道什么時候同步的問題，我想暫且就認(rèn)為采樣得到數(shù)據(jù)后，內(nèi)部發(fā)出一個信號，這個信號通知ADC該同步了。

最后貼出部分代碼，此代碼講了寫此程序的部分思路，好多東西需要自己往里面填寫，例如adc單通道模式采樣模塊肯定要用一個IP核產(chǎn)生采樣數(shù)據(jù)，還有時鐘產(chǎn)生模塊等，這里僅僅為了理解上述同步過程而簡寫的幾行代碼！

審核編輯 ：李倩