基于 Xilinx Zynq SoC 和 ADI V 波段芯片組的完整 60 GHz 雙向數據通信方案可提供出色的性能和靈活性，服務于小型蜂窩回程市場。

全球蜂窩網絡對數據的需求不斷增加，運營商正在尋找到2030年將容量增加5000倍的方法。1實現這一目標需要信道性能提高5×，分配頻譜增加20×，蜂窩基站數量增加50×。

這些新小區中的許多將被放置在大多數流量來源的室內，光纖是將流量匯回網絡的首選。但是，有許多戶外位置的光纖不可用或連接成本太高，對于這些情況，無線回程是最可行的選擇。

提供 5 GHz 的免許可頻譜，并且不需要視線 （LOS） 路徑。但是，由于流量大和天線方向圖寬，帶寬有限，并且幾乎可以保證來自該頻譜其他用戶的干擾。

60 GHz的通信鏈路正在成為為滿足容量需求所需的數千個室外小區提供這些回程鏈路的主要競爭者。該頻譜也是未經許可的，但與 6 GHz 以下的頻率不同，它包含高達 9 GHz 的可用帶寬。此外，高頻允許非常窄和聚焦的天線方向圖，這些天線方向圖在一定程度上抗干擾，但需要LOS路徑。

基于FPGA和基于SoC的調制解調器越來越多地用于各種無線回程解決方案，因為使用它們的平臺可以是模塊化和可定制的，從而降低了OEM的總擁有成本。對于這些鏈路的無線電部分，收發器已集成到硅基IC中，并封裝成低成本的表面貼裝部件。

商用器件可用于構建完整的60 GHz雙向數據通信鏈路，如圖1中的解決方案所示。該設計由賽靈思和赫梯微波公司（現為ADI公司的一部分）開發，包括一個賽靈思調制解調器和一個ADI公司的毫米波無線電。該鏈路滿足小型蜂窩回程市場的性能和靈活性要求。

圖1.完整雙向數據通信鏈路的高級框圖。

如圖 1 所示，創建此鏈路需要兩個節點。每個節點包含一個發射器（帶有調制器）及其關聯的模擬發射器鏈，以及一個接收器（帶有解調器）及其關聯的模擬接收器鏈。

調制解調器卡與模擬和分立設備集成在一起。它包含以數字方式實現的振蕩器，以確保頻率合成的準確性，并且所有數字功能都在FPGA或片上系統（SoC）中執行。這款單載波調制解調器內核支持從 QPSK 到 256 QAM 的調制，通道帶寬高達 500 MHz，數據速率高達 3.5 Gbps。該調制解調器還支持頻分雙工 （FDD） 和時分雙工 （TDD） 傳輸方案。穩健的調制解調器設計技術可降低本振的相位噪聲影響。包括強大的低密度奇偶校驗 （LDPC） 編碼，以提高性能和鏈路預算。

毫米波調制解調器

毫米波調制解調器使基礎設施供應商能夠為其無線回程網絡開發靈活、成本優化和可定制的鏈路。它具有完全自適應、低功耗、占用空間小的特點，可用于部署室內和全室外點對點鏈路以及點對多點微波鏈路。該解決方案使運營商能夠構建可擴展和現場可升級的系統。

圖2進一步詳細介紹了在基于SoC的解決方案中實現的數字調制解調器。除了可編程邏輯（PL）之外，該平臺的可擴展處理系統（PS）還包含雙ARM Cortex-A9內核，帶有集成內存控制器和用于外設的多標準I / O。??

圖2.用于無線調制解調器應用的所有可編程 SoC。

該 SoC 平臺用于執行各種數據和控制功能，并啟用硬件加速。集成毫米波調制解調器配有PHY、控制器、系統接口和數據包處理器，如圖2所示。但是，根據所需的體系結構，您可以插入、更新或刪除不同的模塊。例如，您可以選擇實現 XPIC 組合器，以便可以將交叉極化模式下的調制解調器與另一個調制解調器一起使用。該解決方案在PL中實現，其中SERDES和I/O用于各種數據路徑接口，例如調制解調器和數據包處理器、數據包處理器和存儲器或調制解調器間或DAC/ADC之間的接口。

調制解調器 IP 的其他一些重要功能包括通過自適應編碼和調制 （ACM） 自動無中斷和無差錯狀態切換，以保持鏈路運行;自適應數字閉環預失真（DPD），以提高RF功率放大器的效率和線性度;同步以太網 （SyncE） 用于保持時鐘同步和干簧-所羅門或 LDPC 前向糾錯 （FEC）。FEC 的選擇基于設計要求。LDPC FEC是無線回傳應用的默認選擇，而Reed-Solomon FEC是低延遲應用（如前傳）的首選。

LDPC 實現經過高度優化，并利用 FPGA 并行性進行編碼器和解碼器完成的計算。結果是明顯的信噪比增益。您可以通過改變 LDPC 內核的迭代次數來應用不同級別的并行性，從而優化解碼器的大小和功能。您 還 可以 根據 通道 帶 寬 和 吞吐量 約束 對 設計 進行 建模。

該調制解調器解決方案還帶有用于顯示和調試的圖形用戶界面（GUI），并且能夠實現高級功能，例如通道帶寬或調制選擇，以及低級功能，例如硬件寄存器的設置。為了實現圖1所示解決方案的3.5 Gbps吞吐量，調制解調器IP以440 MHz時鐘速率運行。它使用五個千兆位收發器 （GT） 作為連接接口，以支持 ADC 和 DAC，并使用更多 GT 用于 10 GbE 有效負載或 CPRI 接口。

毫米波收發器芯片組

ADI公司針對小型蜂窩回程應用優化了該設計中使用的第二代硅鍺（SiGe）60 GHz芯片組。發射器芯片是一個完整的模擬基帶至毫米波上變頻器。改進的頻率合成器以 250 MHz 步長覆蓋 57 GHz 至 66 GHz，相位噪聲低，可支持至少 64 QAM 的調制。輸出功率已增加到大約 16 dBm 線性功率，而集成功率檢測器監控輸出功率，使其不超過監管限值。

發射器芯片提供IF和RF增益的模擬控制或數字控制。使用高階調制時，有時需要模擬增益控制，因為離散增益變化可能會被誤認為幅度調制，從而導致誤碼。內置SPI接口支持數字增益控制。

對于需要在窄通道中進行更高階調制的應用，可以繞過內部頻率合成器，將相位噪聲更低的外部PLL/VCO注入發射器。

圖3顯示了支持高達1.8 GHz帶寬的發射器芯片的框圖。MSK 調制器選項可實現高達 1.8 Gbps 的低成本數據傳輸，無需昂貴且耗電的 DAC。

圖3.HMC6300 60 GHz發射器IC框圖。

接收器芯片與該器件相輔相成，同樣經過優化，可滿足小型蜂窩回程應用的苛刻要求。接收器的輸入P1dB顯著增加到?20 dBm，IIP3顯著增加到?9 dBm，以處理短距離鏈路，其中碟形天線的高增益導致接收器輸入端的高信號電平。

其他主要特性包括：最大增益設置下的低6 dB噪聲系數;可調低通基帶濾波器和高通基帶濾波器;與發射器芯片相同的新型頻率合成器，支持57 GHz至66 GHz頻段的64 QAM調制，以及對IF和RF增益進行模擬或數字控制。

接收器芯片的框圖如圖4所示。請注意，接收器還包含一個AM檢波器，用于解調幅度調制，例如開/關鍵控（OOK）。此外，FM 鑒別器解調簡單的 FM 或 MSK 調制。這是對I/Q解調器的補充，該解調器用于恢復QPSK和更復雜的QAM調制的正交基帶輸出。

圖4.HMC6301 60 GHz接收器IC框圖

發射器和接收器均采用 4 mm × 6 mm BGA 型晶圓級封裝。這些表面貼裝部件將實現低成本制造用于回程應用的無線電板。

示例毫米波調制解調器和無線電系統的框圖如圖5所示。除了FPGA、調制解調器軟件和毫米波芯片組外，該設計還包含許多其他組件。它們包括一個雙通道、12位、1 GSPS ADC、一個四通道16位、高達2.8 GSPS TxDAC和一個超低抖動時鐘頻率合成器，支持ADC和DAC IC上采用的JESD204B串行數據接口。

圖5.使用 Xilinx 和 ADI IC 的參考設計示例。

演示平臺

圖6所示平臺由賽靈思和ADI公司聯合創建，用于演示目的。該實現方案包括 Xilinx 開發板上基于 FPGA 的調制解調器、包含 ADC、DAC、時鐘芯片和兩個無線電模塊評估板的行業標準 FMC 板。

圖6.演示平臺在行動。

該演示平臺包括一臺用于調制解調器控制和視覺顯示的筆記本電腦，以及一個可變RF衰減器，用于復制典型毫米波鏈路的路徑損耗。開發板上的 FPGA 執行 WBM256 調制解調器固件 IP。開發板上的行業標準FMC夾層連接器用于連接到基帶和毫米波無線電板。

毫米波模塊卡在基帶板上。這些模塊具有用于 60 GHz 接口的 MMPX 連接器以及可選使用外部本地振蕩器的 SMA 連接器。

該平臺包含演示頻分雙工連接每個方向在 250 MHz 信道中高達 1.1 Gbps 的點對點回程連接所需的所有硬件和軟件。

模塊化和可定制

由于FPGA是高度模塊化和可定制的，因此在用于構建無線回程應用平臺時可以降低成本。在為小型蜂窩回程市場的毫米波調制解調器解決方案選擇商用器件時，請選擇高能效的 FPGA/SoC 和高性能寬帶 IP 內核。在為寬帶通信和開關功能選擇GT時，高速也是一個需要考慮的因素。尋找一種可以擴展以支持多種產品變體的解決方案，從運行在相同硬件平臺上每秒幾百兆比特的低端小型蜂窩回程產品到 3.5 Gbps。

對于無線電部分，采用表面貼裝部件封裝的收發器IC將降低制造成本。市場上的器件將滿足小型蜂窩部署的無線回程需求的功率、尺寸、靈活性和功能要求。此外，還可購買高性能數據轉換器和時鐘管理IC，用于完成無線回程鏈路。

審核編輯：郭婷