隨著現(xiàn)代處理器技術(shù)的發(fā)展，在互連領(lǐng)域中，使用高速差分總線替代并行總線是大勢所趨。與單端并行信號相比，高速差分信號可以使用更高的時鐘頻率，從而使用更少的信號線，完成之前需要許多單端并行數(shù)據(jù)信號才能達到的總線帶寬。PCI總線使用并行總線結(jié)構(gòu)，在同一條總線上的所有外部設(shè)備共享總線帶寬，而PCIe總線使用了高速差分總線，并采用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個設(shè)備。

這使得PCIe與PCI總線采用的拓撲結(jié)構(gòu)有所不同。PCIe總線除了在連接方式上與PCI總線不同之外，還使用了一些在網(wǎng)絡(luò)通信中使用的技術(shù)，如支持多種數(shù)據(jù)路由方式，基于多通路的數(shù)據(jù)傳遞方式，和基于報文的數(shù)據(jù)傳送方式，并充分考慮了在數(shù)據(jù)傳送中出現(xiàn)服務(wù)質(zhì)量QoS （Quality of Service）問題。

如今PCIe 7.0 時代已經(jīng)到來（PCIe 7.0 標準已在修訂？全面普及可能要到2028年），實際商用主流PCIe4.0 ，其發(fā)展使服務(wù)器硬件間信息交互速度再次躍升，但隨之而來的是不可忽視的信號衰減問題，今天我們科普下PCIe簡介及引腳定義。

PCIe發(fā)展歷程

2001年，非營利組織PCI-SIG召集了英特爾、AMD、博通、IBM、微軟等廠商提出了PCIe（Peripheral Component Interconnect Express）新總線標準，此舉是為取代舊的PCI，PCI-X和AGP總線標準。

2003年-2010年：PCIe 1.0 - PCIe 3.0

PCIe 技術(shù)始于 2003 年，PCIe 1.0數(shù)據(jù)速率為 2.5GT/s，PCIe 2.0 規(guī)范在 2006 年將數(shù)據(jù)速率翻了一番，達到 5.0 GT/s。前兩代 PCIe 技術(shù)使用 8b/10b 編碼，產(chǎn)生了 25% 的編碼開銷。

2010年，PCIe 3.0 將數(shù)據(jù)速率提高到了 8.0 GT/s ，并采用了新的 128b/130b 編碼機制，使每個引腳的帶寬比 PCIe 2.0 翻了一番。新的編碼機制通過采用三個隨機位翻轉(zhuǎn)檢測的故障模型確保了高可靠性，并具有多種創(chuàng)新方法來執(zhí)行數(shù)據(jù)包的物理層幀，同時保留從上層發(fā)送的數(shù)據(jù)包格式。 PCIe 3.0規(guī)范還加入了一些增強信號指令，以及對數(shù)據(jù)完整性的優(yōu)化，包括發(fā)送器和接收器以及拓撲結(jié)構(gòu)等，再加上重新優(yōu)化的PLL、數(shù)據(jù)通道等。

此外，PCIe 3.0標準的更新版本PCIe 3.1在2014年11月發(fā)布，加入了包括電源管理、性能優(yōu)化和功能拓展等多項改變，當然本質(zhì)的數(shù)據(jù)傳輸能力沒有變化。2010年推出PCIE3.0，32（x16），可以看到之后幾年一直處于PCIE3.0時代。直到2017年才推出PCIE4.0，64（x16），2017年10月：16.0 GT/s的PCIe 4.0 依照PCIe 1.0到PCIe 3.0的更新節(jié)奏來看，相對于2010年發(fā)布的PCIe 3.0，PCIe 4.0規(guī)范應(yīng)該要在2014或2015年發(fā)布，但實際上，PCI-SIG直到2017年中才發(fā)布PCIe 4.0，較預(yù)期晚2、3年，這連帶也推遲了應(yīng)用的時間。

PCIe 4.0花費了7年時間將數(shù)據(jù)速率從 8.0 GT/s 翻倍到 16.0 GT/s （每條通道大約 2GB/s，或總共 64GB/s）。PCIe 4.0 保留了相同的 128b/130b 編碼方案，PCIe 標準通過軟件和機械接口保持與舊規(guī)范和新規(guī)范的向后和向前兼容性。也就是說，PCIe 3.0卡可以在支持PCIe 4.0的主板上工作，PCIe 4.0卡也可以在PCIe 3.0主板上工作，但受限于PCIe 3.0接口的性能。

2019年推出PCIE5.0標準，2019 年 5 月：32.0 GT/s 的 PCIe 5.0 過去幾年，計算領(lǐng)域發(fā)生了重大變化，云計算、邊緣計算以及人工智能、機器學(xué)習(xí)和分析等應(yīng)用引發(fā)了對更快的數(shù)據(jù)處理和移動的需求。隨著計算和內(nèi)存容量呈指數(shù)級增長，我們需要以更快的節(jié)奏維持 I/O 帶寬翻倍，以跟上新興應(yīng)用程序的性能。例如，400 Gb（或雙 200 Gb）網(wǎng)絡(luò)需要 32.0 GT/s 的 x16 PCIe 來維持帶寬。

這就要求在PCIe 4.0架構(gòu)之后不到兩年的時間里發(fā)布一個完全向后兼容的PCIe 5.0——這對于一個標準來說是一個重大的成就，去年10月英特爾發(fā)布12代酷睿處理器，支持PCIe5.0標準，相信PCIE5.0消費級產(chǎn)品也在不久后面市。AMD搶先NVIDIA 首發(fā)支持PCIe 5.0，從 PCIe 4.0 到 PCIe 5.0 規(guī)范的演變主要是速度升級。128b/130b 編碼是將帶寬擴展到更高數(shù)據(jù)速率的協(xié)議支持，在PCIe 3.0和PCIe 4.0規(guī)范中已經(jīng)內(nèi)置了這種編碼。

通道損耗擴展到 36 dB，同時對連接器進行了改進，以最大限度地減少頻率范圍增加所帶來的損耗。PCIe 5.0 架構(gòu)的增強功能之一是對備用協(xié)議的內(nèi)置支持。隨著 PCIe 技術(shù)發(fā)展成為帶寬最高、能效最高和部署最廣泛的接口，某些用途需要額外的協(xié)議，例如，某些加速器和智能網(wǎng)卡可以緩存系統(tǒng)內(nèi)存并將其內(nèi)存映射到系統(tǒng)內(nèi)存空間，以便在PCIe協(xié)議之外進行高效的數(shù)據(jù)交換。

同樣，系統(tǒng)內(nèi)存正在遷移到 PCIe PHY，因為它提供了高能效的高帶寬和低延遲解決方案。PCI-SIG 預(yù)計 PCIe 4.0 和 PCIe 5.0 將在一段時間內(nèi)共存，PCIe 5.0 用于對吞吐量要求高的高性能需求，例如用于 AI 工作負載和網(wǎng)絡(luò)應(yīng)用程序的 GPU。因此，PCIe 5.0 將主要用于數(shù)據(jù)中心、網(wǎng)絡(luò)和高性能計算 （HPC） 企業(yè)環(huán)境，而不那么密集的應(yīng)用（如臺式機應(yīng)用）將適用于 PCIe 4.0。

PCIe 6.0正式發(fā)布！有史以來變化最大一次：x16帶寬增至256GB/s;2022年1月11日，PCI-SIG正式發(fā)布了PCIe 6.0最終版本1.0，從技術(shù)上來說，PCIe 6.0是PCIe問世近20年來，變化最大的一次。 PCIe 6.0 規(guī)范目標要求 根據(jù)PCI-SIG的介紹，PCIe 6.0主要有三大變化：數(shù)據(jù)傳輸速率從32GT/s翻倍至64GT/s；編碼方式從NRZ 信令模式轉(zhuǎn)向PAM4信令模式；從傳輸可變大小TLP到固定大小FLIT.

新技術(shù)提供市場導(dǎo)向，市場需求反向推動新技術(shù)的發(fā)展。面對人工智能、物聯(lián)網(wǎng)、云端數(shù)據(jù)存儲以及最近火熱的汽車等領(lǐng)域，交互時代需要更快、更高效的接口傳輸數(shù)據(jù)，所以我們可以看到每一代PCIE推出都帶來翻倍的帶寬。新技術(shù)產(chǎn)品的推出，都優(yōu)先應(yīng)用于高性能計算服務(wù)器、云端數(shù)據(jù)存儲等大型服務(wù)器領(lǐng)域。

消費級市場推出PCIE新技術(shù)產(chǎn)品，需周邊配套產(chǎn)品支持以及成本等方面考慮，所以消費領(lǐng)域的應(yīng)用往往要慢兩至三年，在實際應(yīng)用方面，剛剛發(fā)布不久的PCIe 6.0目前自然還尚無具體進展，現(xiàn)在主流的應(yīng)用還在PCIe 3.0和PCIe 4.0，不過PCIe 5.0已經(jīng)進入初步的推廣期，自2021年底開始，便開始有廠商推出支持PCIe 5.0的高速網(wǎng)卡與SSD產(chǎn)品，并且一些新的GPU、CPU開始采用PCIe 5.0了。

這也讓當前的PCIe應(yīng)用環(huán)境形成了3.0、4.0、5.0、6.0“四代同堂”的奇特現(xiàn)象，并且仍將持續(xù)一段時間。 整體而言，新一代PCIe 5.0與PCIe 6.0已經(jīng)崛起，并陸續(xù)投入應(yīng)用，PCIe 6.0帶來的新特性，包括64GT/s的數(shù)據(jù)速率、PAM4編碼方式、具有吞吐量和延遲優(yōu)勢的 FLIT等等，必然會更好地推動行業(yè)發(fā)展。

審核編輯 ：李倩