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SystemVerilog中的always語句塊

芯片驗(yàn)證工程師 ? 來源:芯片驗(yàn)證工程師 ? 作者:芯片驗(yàn)證工程師 ? 2022-12-06 09:47 ? 次閱讀

“always”關(guān)鍵字意味著這個(gè)語句塊“總是”一直執(zhí)行。大多數(shù)時(shí)候“always”后面跟一個(gè)邊沿事件或者延遲。

always后面不能0延遲,不然仿真會(huì)一直hang,例如下面這行代碼:

always clk = !clk; //zero delay loop. Simulation

will get stuck at time 0

always #10 clk = !clk; //correct time control

在實(shí)際的項(xiàng)目當(dāng)中“always” 后面經(jīng)常跟著一個(gè)邊沿事件上升沿或者下降沿。

always @(posedge )
always @(negedge )

但問題是,你真的清楚posedge和negedge的準(zhǔn)確定義么?
實(shí)際上:
posedge意味著

0->1, 0-> x, 0-> z, x->1, z->1

negedge意味著

1->0, x->0, z->0, 1->x, 1->z

還有一種不那么常見的寫法就是即對(duì)上升沿又對(duì)下降沿敏感:

always @(edge clk) begin
...
end

或者

always @(clk) begin
...
end

審核編輯:湯梓紅

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原文標(biāo)題:SystemVerilog中的“always”語句塊

文章出處:【微信號(hào):芯片驗(yàn)證工程師,微信公眾號(hào):芯片驗(yàn)證工程師】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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