? Tessent 可測試性設計 （DFT） 技術進一步促進 3D IC 成為主流應用

? 創(chuàng)新解決方案可簡化復雜多芯片設計的 DFT 周期

西門子數(shù)字化工業(yè)軟件近日推出 Tessent Multi-die 軟件解決方案，旨在幫助客戶加快和簡化基于 2.5D 和 3D 架構的下一代集成電路 （IC） 關鍵可測試性設計 （DFT） 。

隨著市場對于更小巧、更節(jié)能、更高性能的 IC 需求不斷提升， IC 設計業(yè)也面臨著嚴苛挑戰(zhàn)。下一代組件更傾向于采用 2.5D 和 3D 架構，以垂直 （3D IC） 或并排 （2.5D） 的方式連接多個芯片，使其作為單一組件工作。然而，這樣的方式對 IC 測試提出巨大挑戰(zhàn)，大部分傳統(tǒng)的測試方法都基于常規(guī)的 2D 工藝。

為了應對這些挑戰(zhàn)，西門子推出 Tessent Multi-die —— 一款全面的 DFT 自動化解決方案，可處理與 2.5D 和 3D IC 設計有關的復雜DFT 任務。該解決方案可與西門子的 Tessent TestKompress Streaming Scan Network 軟件和 Tessent IJTAG 軟件配合使用，優(yōu)化每個模塊的 DFT 測試資源，無需擔憂對設計其余部分造成影響，從而簡化了 2.5D 和 3D IC 的 DFT 工作。現(xiàn)在， IC 設計團隊只需使用 Tessent Multi-die 軟件，就可以快速開發(fā)符合 IEEE 1838 標準的 2.5D 和3D IC 架構硬件。

西門子數(shù)字化工業(yè)軟件副總裁兼 Tessent 業(yè)務部門總經(jīng)理 Ankur Gupta 表示：“在 2.5D 和 3D 組件中采用高密度封裝芯片設計的需求日益增多， IC 設計公司也面臨著快速增加的 IC 測試復雜難題。借助于西門子的 Tessent Multi-die 解決方案，我們的客戶能夠為其未來設計做好充分準備，同時減少測試工作量，降低當前制造測試成本?！?/p>

除了支持 2.5D 和 3D IC 設計的全面測試之外，Tessent Multi-die 解決方案還可生成芯片間（die-to-die） 測試向量，并使用邊界掃描描述語言 （BSDL） 實現(xiàn)封裝級別測試。此外， Tessent Multi-die 可利用西門子 Tessent TestKompress Streaming Scan Network 軟件的分組數(shù)據(jù)傳輸功能，支持靈活并行端口 （FPP） 技術的集成。于 2020 年推出的 Tessent TestKompress Streaming Scan Network 軟件可將內(nèi)核級 DFT 要求與芯片級測試交付資源分離，使用真實、有效且自下而上式的流程來實現(xiàn) DFT ，從而簡化 DFT 的規(guī)劃和實施，同時將測試時間縮短 4 倍。

Pedestal Research 總裁兼研究總監(jiān) Laurie Balch 表示：“隨著時間推移，傳統(tǒng)的 2D IC 設計方法逐漸顯露出局限性，越來越多的設計團隊開始利用 2.5D 和 3D IC 架構，以滿足其在功耗、性能以及尺寸等方面的要求。在新設計中部署這些高級架構的首要步驟就是制定 DFT 策略，來應對復雜架構帶來的種種挑戰(zhàn)，避免增加成本或延誤產(chǎn)品上市時間。通過持續(xù)開發(fā) DFT 技術，滿足多維設計的需求， EDA 廠商將進一步促進 2.5D 和 3D 架構在全球范圍的應用?！?/p>