在通過Verilog語言完成芯片設(shè)計，且通過測試平臺設(shè)計（編寫testbench）對所設(shè)計的芯片施加激勵和觀測輸出后，需要在計算機(jī)上模擬芯片設(shè)計，以判斷所編寫的代碼是否符合預(yù)期。

在計算機(jī)上模擬芯片設(shè)計需運(yùn)用仿真工具，常用的EDA仿真工具主要由三家集成電路公司提供，分別是Mentor Graphics、Cadence、SYNOPSYS。

MentorGraphics的產(chǎn)品是Modelsim，該產(chǎn)品主要在WINDOWS系統(tǒng)上運(yùn)行，也可以在LINUX系統(tǒng)上運(yùn)行，適合初學(xué)者使用。

Cadence的產(chǎn)品是NC-Sim，該產(chǎn)品主要在LINUX系統(tǒng)上運(yùn)行，也可以在WINDOWS系統(tǒng)上運(yùn)行。

SYNOPSYS的產(chǎn)品是VCS，該產(chǎn)品主要在LINUX系統(tǒng)上運(yùn)行，不能在WINDOWS系統(tǒng)上運(yùn)行。

上文提及的LINUX系統(tǒng)和WINDOWS系統(tǒng)是EDA仿真工具的兩種主要操作系統(tǒng)。

WINDOWS系統(tǒng)主要運(yùn)用于可編程邏輯器件，如CPLD、FPGA的仿真，這是因為進(jìn)行驗證的工程師（芯片生產(chǎn)前需要進(jìn)行驗證，目的是防止實際生產(chǎn)的芯片出現(xiàn)漏洞導(dǎo)致百萬元到千萬元人民幣的損失）主要使用WINDOWS系統(tǒng)。可編程邏輯器件的仿真工具主要是Modelsim。

LINUX系統(tǒng)主要運(yùn)用于ASIC設(shè)計，即專用集成電路設(shè)計的仿真，因為芯片設(shè)計到生產(chǎn)過程中使用的仿真以外的其他工具均支持LINUX系統(tǒng)，所以ASIC設(shè)計的仿真也主要使用LINUX系統(tǒng)。

根據(jù)課程推薦，ASIC設(shè)計人員或有學(xué)習(xí)更專業(yè)仿真工具想法的人員最優(yōu)選擇是NC-Sim和VCS這兩種專業(yè)軟件。課程由于證書（license）限制，只能使用Modelsim的教學(xué)版進(jìn)行芯片仿真講解。

Modelsim中內(nèi)嵌有教程和用戶手冊，如果需要學(xué)習(xí)Modelsim更高級的功能可以查找用戶學(xué)習(xí)手冊，網(wǎng)絡(luò)上也有高級教程可供學(xué)習(xí)和參考。

圖片來源：學(xué)堂在線《IC設(shè)計與方法》

仿真的步驟如下：

（1）設(shè)置環(huán)境。包括在軟件里設(shè)置相應(yīng)的工程環(huán)境，設(shè)置相應(yīng)的庫文件，庫文件是其他人員已完成的設(shè)計文件，當(dāng)設(shè)計芯片需要某些已設(shè)計完成的文件時，可以調(diào)用庫文件。

（2）編寫Verilog代碼。編寫Verilog代碼既可以使用文本編輯工具，也可以使用Modelsim中提供的代碼編輯工具。

（3）編譯。編譯的目標(biāo)是將Verilog代碼轉(zhuǎn)化成計算機(jī)上可以執(zhí)行的程序。

（4）仿真。在仿真工具中模擬電路執(zhí)行過程。

（5）分析仿真結(jié)果。分析仿真結(jié)果是比較重要的步驟。分析仿真結(jié)果的目的是檢查電路模擬的結(jié)果是否正確，是否符合預(yù)期的設(shè)計目標(biāo)。分析仿真結(jié)果的方法有多種：最直接的方法是用波形的方式檢查，更高層次的方法包括數(shù)據(jù)流圖（以圖形方式來表達(dá)系統(tǒng)的邏輯功能、數(shù)據(jù)在系統(tǒng)內(nèi)部的邏輯流向和邏輯變換過程）、有限機(jī)（全稱有限狀態(tài)機(jī)，是一種用于進(jìn)行對象行為建模的工具，作用是描述對象在其生命周期內(nèi)所經(jīng)歷的狀態(tài)序列，以及如何響應(yīng)來自外界的各種事件），或用比較高效的方法定位故障發(fā)生的位置。

圖片來源：學(xué)堂在線《IC設(shè)計與方法》

審核編輯 ：李倩