驗(yàn)證 IP 不僅僅是功能。功能的交互、時(shí)間的可變性和測(cè)試策略都成為更廣泛的驗(yàn)證策略的因素。

FPGA 在過去十年中不斷發(fā)展，變得更大、更復(fù)雜。為 FPGA 開發(fā)的知識(shí)產(chǎn)權(quán) （IP） 在尺寸和復(fù)雜性方面同樣有所增加。為了應(yīng)對(duì)這種日益增加的復(fù)雜性，IP 開發(fā)人員采用了一流的驗(yàn)證方法。即使使用這些方法，為 FPGA 開發(fā) IP 仍然會(huì)帶來(lái)典型 ASIC 設(shè)計(jì)人員可能不會(huì)遇到的獨(dú)特挑戰(zhàn)。

FPGA 開發(fā)提出了三個(gè)關(guān)鍵挑戰(zhàn)。一是 FPGA IP 通常是高度參數(shù)化的，這會(huì)產(chǎn)生大量的設(shè)計(jì)變體來(lái)進(jìn)行測(cè)試。另一個(gè)問題是 FPGA IP 開發(fā)人員需要驗(yàn)證一旦集成到用戶設(shè)計(jì)中就可以滿足時(shí)序要求。最后，為 FPGA 開發(fā)的 IP 比為其他平臺(tái)開發(fā)的 IP 更容易受到架構(gòu)變化的影響。驗(yàn)證環(huán)境以盡可能少的工作量適應(yīng)這些架構(gòu)更改非常重要。

參數(shù)化特征

FPGA 的每門成本高于相應(yīng)的 ASIC，因此以 FPGA 為目標(biāo)的設(shè)計(jì)人員有動(dòng)力創(chuàng)建不消耗任何不必要資源的 IP。ASIC 將實(shí)現(xiàn)所有支持的功能，而 FPGA 可以選擇僅實(shí)現(xiàn)客戶需要的功能。因此，F(xiàn)PGA IP 可以而且應(yīng)該進(jìn)行參數(shù)化，以便綜合去除不需要的邏輯。例如，如果不需要以太網(wǎng)統(tǒng)計(jì)收集功能，Xilinx 10 GbE MAC 內(nèi)核的大小將縮小約 25%，從而為其他邏輯釋放 FPGA 資源。

在確定將要參數(shù)化的內(nèi)容時(shí)，數(shù)據(jù)總線寬度、流水線級(jí)數(shù)和可選功能等因素是很好的考慮因素，因?yàn)樗鼈冊(cè)试S設(shè)計(jì)人員或客戶在性能和消耗的資源之間進(jìn)行權(quán)衡?？梢酝ㄟ^參數(shù)化特定于平臺(tái)的功能（如 Block RAM 和 DSP 塊）來(lái)進(jìn)行進(jìn)一步的權(quán)衡，而不是使用結(jié)構(gòu)邏輯。

缺點(diǎn)是每個(gè)添加的參數(shù)都會(huì)創(chuàng)建另一個(gè)必須測(cè)試的排列。驗(yàn)證工程師如何知道參數(shù)已針對(duì)所有值執(zhí)行？最好的方法是收集覆蓋率統(tǒng)計(jì)數(shù)據(jù)并分析模擬器生成的覆蓋率報(bào)告。例如，如果設(shè)計(jì)具有控制 IP 是使用 32 位還是 64 位數(shù)據(jù)路徑的數(shù)據(jù)寬度 （DW） 參數(shù)和控制是否使用額外流水線來(lái)幫助滿足時(shí)序要求的流水線 （PL） 參數(shù)，帶有簡(jiǎn)單覆蓋點(diǎn)的基本覆蓋率報(bào)告可能會(huì)顯示 DW 和 PL 的值都被執(zhí)行了。但是，它不會(huì)顯示是否在沒有額外流水線的情況下測(cè)試了 64 位數(shù)據(jù)路徑。為了實(shí)現(xiàn)這一點(diǎn)，

對(duì)于大量參數(shù)，很快就會(huì)發(fā)現(xiàn)，如果允許隨機(jī)設(shè)置每個(gè)參數(shù)，那么命中每個(gè)排列將永遠(yuǎn)持續(xù)下去。驗(yàn)證工程師必須定義相關(guān)的參數(shù)排列子集，并且對(duì)最終客戶更有可能使用的參數(shù)排列權(quán)重很大。此外，應(yīng)該選擇更好地執(zhí)行設(shè)計(jì)的排列，例如那些導(dǎo)致完全 FIFO 條件或很少使用的狀態(tài)轉(zhuǎn)換的排列。約束隨機(jī)驗(yàn)證非常適合此目的，因?yàn)樗试S工具根據(jù)驗(yàn)證者的約束隨機(jī)化參數(shù)值，并使用覆蓋率度量來(lái)查看是否命中了重要的排列。如果不是，則驗(yàn)證者可以運(yùn)行更多測(cè)試或更改約束值分布的權(quán)重。

驗(yàn)證時(shí)間

FPGA IP 開發(fā)人員面臨的挑戰(zhàn)之一是確保 IP 一旦集成到客戶設(shè)計(jì)中就能夠滿足時(shí)序要求。由于難以對(duì)具有大參數(shù)空間的設(shè)計(jì)進(jìn)行功能驗(yàn)證，因此同樣難以理解參數(shù)對(duì)滿足時(shí)序能力的影響。開發(fā)人員面臨的另一個(gè)障礙是 IP 可能會(huì)與用戶設(shè)計(jì)的其他部分競(jìng)爭(zhēng) FPGA 架構(gòu)資源，這會(huì)使?jié)M足時(shí)序要求變得更加困難。

開發(fā)人員可以采用多種技術(shù)來(lái)幫助確保 IP 將繼續(xù)滿足時(shí)序要求，即使集成到用戶設(shè)計(jì)中也是如此。有代表性的示例設(shè)計(jì)很不錯(cuò)，但不是必需的。如果示例設(shè)計(jì)不可用，請(qǐng)雙重注冊(cè)將進(jìn)入 FPGA 架構(gòu)的所有 I/O。芯片上或關(guān)閉的 I/O 應(yīng)連接到適當(dāng)?shù)奈恢谩?/p>

一旦設(shè)計(jì)到位，下一步就是在目標(biāo) FPGA 架構(gòu)中實(shí)現(xiàn)設(shè)計(jì)。作為測(cè)試過程的一部分，將 IP 時(shí)鐘頻率過度約束 15%。此外，向 IP 添加一個(gè)區(qū)域約束，使其被約束到 FPGA 架構(gòu)的一個(gè)區(qū)域，該區(qū)域不會(huì)比其最小布局需求大很多，如圖 1 所示。這將模擬 IP 集成到用戶設(shè)計(jì)。

圖 1： Xilinx PlanAhead 工具中的 IP 塊被限制在芯片的一個(gè)小區(qū)域內(nèi)，以在將 IP 集成到設(shè)計(jì)中時(shí)模擬擁塞。

最后一步是確保不同的參數(shù)設(shè)置不會(huì)對(duì)滿足時(shí)序的能力產(chǎn)生不利影響。確定最有可能對(duì)時(shí)序收斂產(chǎn)生影響的關(guān)鍵參數(shù)。隨機(jī)化識(shí)別的參數(shù)，以區(qū)域約束和更高的時(shí)鐘頻率運(yùn)行，并確保在 IP 目標(biāo)的所有 FPGA 器件中仍然可以滿足時(shí)序要求。開發(fā)人員運(yùn)行的參數(shù)組合越多，他們對(duì) IP 即使在最困難的客戶環(huán)境中也能滿足時(shí)序要求的信心就越大。

將測(cè)試場(chǎng)景與實(shí)現(xiàn)分離

設(shè)計(jì)人員可能需要在設(shè)計(jì)周期后期更改內(nèi)核的延遲或數(shù)據(jù)路徑寬度，作為對(duì)布局和布線的響應(yīng)，表明設(shè)計(jì)將難以滿足時(shí)序要求，或者利用更快、更快速的 FPGA /或具有不同數(shù)量的資源。如果驗(yàn)證工程師沒有預(yù)料到這種變化（例如，測(cè)試場(chǎng)景假定一個(gè)固定的延遲），那么可能需要更改大量測(cè)試來(lái)編寫新的預(yù)期。一個(gè)設(shè)計(jì)良好的驗(yàn)證環(huán)境將需要很少的更改來(lái)響應(yīng)這一點(diǎn)。

將測(cè)試臺(tái)環(huán)境與被測(cè)設(shè)備 （DUT） 實(shí)現(xiàn)細(xì)節(jié)分離的最佳方法之一是使用記分板，如圖 2 所示。測(cè)試場(chǎng)景將預(yù)期結(jié)果（例如，數(shù)據(jù)包）推送到記分板中，當(dāng) DUT 生成數(shù)據(jù)時(shí)，測(cè)試臺(tái)會(huì)自動(dòng)將其與記分板版本進(jìn)行比較。當(dāng) DUT 產(chǎn)生數(shù)據(jù)時(shí)，不需要關(guān)心測(cè)試場(chǎng)景，只需要關(guān)心它產(chǎn)生了什么數(shù)據(jù)。

圖 2：使用記分板是將測(cè)試臺(tái)環(huán)境與被測(cè)設(shè)備分離的最佳方法之一。

此外，如果數(shù)據(jù)路徑的寬度發(fā)生變化，并且 DUT 產(chǎn)生的數(shù)據(jù)被劃分為幾個(gè)額外的周期（或統(tǒng)一為更少的周期），那么記分板會(huì)在測(cè)試臺(tái)中提供一個(gè)點(diǎn)，其中與該預(yù)期的比較可以是改變了。在測(cè)試場(chǎng)景中對(duì)期望進(jìn)行硬編碼的替代方法要求在 DUT 的數(shù)據(jù)寬度或數(shù)據(jù)格式發(fā)生變化時(shí)更新每個(gè)場(chǎng)景。

需要對(duì)端口驅(qū)動(dòng)程序和監(jiān)視器進(jìn)行編碼以預(yù)測(cè)接口變化。當(dāng)需要快速適應(yīng)時(shí)，允許這些模塊連接到不同數(shù)據(jù)寬度的端口和接口的前期工作可以在設(shè)計(jì)和驗(yàn)證周期的后期獲得回報(bào)。

FPGA IP，已驗(yàn)證

在過去幾年中，可用于 FPGA 的 IP 數(shù)量大幅增加。為了具有競(jìng)爭(zhēng)力，供應(yīng)商必須始終如一地滿足對(duì)質(zhì)量的期望。由于 FPGA IP 的上市時(shí)間需求變得越來(lái)越迫切，供應(yīng)商必須盡一切可能防止交付的內(nèi)核出現(xiàn)可能拖慢客戶速度的問題。這意味著必須采用經(jīng)過深思熟慮的、能夠快速適應(yīng)的驗(yàn)證策略。

作者：Jason Lawley，Jeremy Goolsby

審核編輯：郭婷