Vivado HLS從HDL到模型和C的描述
先從運行一個創建一個項目開始吧。
首先打開Vivado設計套件Vivado HLS 2015.4；
輸入項目的名稱和存放的位置；
點擊下一步，輸入設計頂層函數的名稱，接著下一步；
暫時不需要填寫，直接下一步；
解決方案的名字默認 (solution1)就好, 時鐘周期根據需要自己設，這里我設(10 ns), 時鐘的不確定性一般為12.5%，接著選擇器件，最后“finish”。
將該例程的設計文件和testbench全部復制到剛才創建的項目目錄下：
在設計資源窗口右擊“Source”，添加設計文件；
再接著右擊“Test Bench”,添加文件；
至此，項目建設完成。接著進行綜合仿真，驗證設計。 點擊“Run C Snthry”。
點擊“Run C Simulation”，接著點擊“OK”；
至此，此項目在沒有硬件調試的前提下算是成功運行了。
審核編輯：湯梓紅
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
HDL
+關注
關注
8文章
330瀏覽量
47930 -
模型
+關注
關注
1文章
3504瀏覽量
50209 -
Vivado
+關注
關注
19文章
834瀏覽量
68496
發布評論請先 登錄
相關推薦
熱點推薦
使用AMD Vitis Unified IDE創建HLS組件
這篇文章在開發者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 傳統 IDE） 的基礎上撰寫，但使用的是 AMD Vitis Unified IDE，而不是之前傳統版本的 Vitis HLS
如何使用AMD Vitis HLS創建HLS IP
本文逐步演示了如何使用 AMD Vitis HLS 來創建一個 HLS IP，通過 AXI4 接口從存儲器讀取數據、執行簡單的數學運算，然后將數據寫回存儲器。接著會在 AMD Vivado
從FA模型切換到Stage模型時：module的切換說明
module的切換
從FA模型切換到Stage模型時，開發者需要將config.json文件module標簽下的配置遷移到module.json5配置文件module標簽下，具體差異
發表于 06-05 08:16
Vivado HLS設計流程
為了盡快把新產品推向市場，數字系統的設計者需要考慮如何加速設計開發的周期。設計加速主要可以從“設計的重用”和“抽象層級的提升”這兩個方面來考慮。Xilinx 推出的 Vivado HLS 工具可以
FPGA Verilog HDL語法之編譯預處理
Verilog HDL語言和C語言一樣也提供了編譯預處理的功能。“編譯預處理”是Verilog HDL編譯系統的一個組成部分。Verilog HDL語言允許在程序中使用幾種特殊的命令(
一文詳解Verilog HDL
Verilog HDL（Hardware Description Language）是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建?！，F實生活中多用于專用
從Level1 Model到Level3 Modle來感受器件模型是如何開發的
? ? ? ?本文從Level1 model到Level3 model的Ids電流公式的發展來感受Compact器件模型是如何開發的。 MOS技術擴展到納米尺寸，帶來了電路模擬器中器件
助力AIoT應用：在米爾FPGA開發板上實現Tiny YOLO V4
Darknet 上訓練的截圖
四、 通過 Vivado HLS 為 FPGA 準備模型要將模型部署到 FPGA，需要將神經網絡操作轉換為硬
發表于 12-06 17:18
Vivado使用小技巧
有時我們對時序約束進行了一些調整，希望能夠快速看到對應的時序報告，而又不希望重新布局布線。這時，我們可以打開布線后的dcp，直接在Vivado Tcl Console里輸入更新后的時序約束。如果調整
Verilog HDL的基礎知識
本文繼續介紹Verilog HDL基礎知識，重點介紹賦值語句、阻塞與非阻塞、循環語句、同步與異步、函數與任務語法知識。
從“可用”到“好用”，百度智能云如何做大模型的“超級工廠”？
找釘子。但從實際應用來看，大模型在文生文、文生圖以及扮演初級的工作助理等方面還算合格，但要是真正落地到一線場景，解決業務痛點，提升生產和服務效率，還需要下更多功夫。 從最近幾個月的風向看，也不乏有人提出質疑，如此
Vivado 2024.1版本的新特性(2)
從綜合角度看，Vivado 2024.1對SystemVerilog和VHDL-2019的一些特性開始支持。先看SystemVerilog。
優化 FPGA HLS 設計
優化 FPGA HLS 設計
用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。
介紹
高級設計能夠以簡潔的方式捕獲設計，從而
發表于 08-16 19:56
一種在HLS中插入HDL代碼的方式
很多人都比較反感用C/C++開發（HLS）FPGA，大家第一拒絕的理由就是耗費資源太多。但是HLS也有自己的優點，除了快速構建算法外，還有一個就是接口的生成，尤其對于AXI類接口，按照
工商網監
評論