Q

芯片sleep電流20uA以上，懷疑是漏電，但做emmi卻沒發(fā)現(xiàn)熱點，而且做完emmi之后電流高達220uA，這是為什么？

A

可能分析過程導致樣品二次損壞了，這么小的漏電可以通過obirch仔細找找漏 電點，然后再進一步分析和判斷失效原因。

Q

為什么BHAST采用差分輸入輸出的接法，原因是啥？并且都不用外接偏壓了？這種接法都不加偏壓了，是不是沒有電的加速了？為啥這種接法可以起到防止阻抗不匹配的問題？

A

防止差分信號之間因為BHAST 過程中電化學加速腐蝕速度的差異導致impedance mismatch，從而在芯片F(xiàn)T readout的時候出現(xiàn)fail。差分輸入輸出的接法，僅限于差分信號。你的芯片上應該不至于全部都是差分信號吧，電源管腳和部分GPIO管腳是要加偏壓的。

導致阻抗不匹配的原因：差分信號的兩端狀態(tài)一致，腐蝕程度也一致。當然，也可以不用這種推薦接法，和產(chǎn)品的designer 另外研究一種接法，能實現(xiàn)目的即可。

Q

目前發(fā)現(xiàn)很多已經(jīng)上板的芯片測試不良，而且已經(jīng)量測到不良端口，為什么到廠商那邊大部分分析為NTF，有哪幾種可能性？比如做過交叉實驗，有些IC的時鐘信號，我們板端怎么都量測不到12M和24M信號，廠商那邊測試12M和24M都沒問題，這就很奇怪。

A

建議先讓廠商復現(xiàn)問題，這是最關(guān)鍵的。這個需要你們彼此了解測試的條件細節(jié)。有時模組廠為了省成本，改變BOM，也會導致質(zhì)量問題?；蛘咦屑殞Ρ刃酒總€管腳設置，有時不確定的floating會引起區(qū)別。芯片公司內(nèi)部，系統(tǒng)級測試還分 Scoket Board測試、SLT測試、Reference Board測試，有時候，這3者之間結(jié)果有時候也會不同。其實解決這個問題很簡單，我們只要能理解，判斷pass的標準應該是在使用環(huán)境的功能正常，因此，最接近使用環(huán)境的測試是Reference Board測試pass才能說是pass。這一點系統(tǒng)廠商和芯片廠商可以達成一致。

可以從下面3個方面，嘗試解決測試的差異問題：1、電源， 提高和降低電源，看看是否工作。2、管腳配置，比如Boot Strapping， Config管腳，看看是否和ATE一致，這點可以請廠商幫忙對比。3. 寄存器配置，如果需要配置的話，請廠商對比你們的寄存器和原廠的寄存器配置差異。若是你們的板子和他們自己的板子都復現(xiàn)了，基本就是芯片問題。

Q

有一顆芯片采用LFBGA封裝，對ddr與usb差分信號提出了如下要求，結(jié)果封裝廠反饋說要求過于嚴格要求放松，否則板廠可能不接單。請問大家我們的要求合理嗎？封裝廠的說法合理嗎？不知道對于DDR封裝阻抗一般是怎么要求的？對于差分信號線，是否卡控差分阻抗就可以了，不需要卡控單端阻抗？

A

每個芯片不一樣啊，單端、差分數(shù)量不一樣，在一定層數(shù)下，有時候板廠無法同時滿足?？梢韵茸鲆幌?a target="_blank">仿真，當阻抗出現(xiàn)偏差，然后看DDR的工作情況。+/-10%阻抗是比較容易控制的等長比較容易。對于差分信號線，卡控差分阻抗就可以了。

Q

做solder bump時，UBM層設計為：Ti ： 1k? ，Cu：3k?，Cu：8um ，生產(chǎn)為：Ti ： 1k? ，Cu：3k?，Cu：5um，Ni：3um；電性與可靠性方面存在哪些差異？

A

Ni layer 是做為barrier layer，主要目的是防止cu 擴散偏移，但是不加Ni 會導致IMC形成。

IMC的形成與發(fā)展，與焊料合金、基底金屬類型、焊接的溫度與時間以及焊料的流動狀態(tài)有關(guān)。一般而言，在焊料熔點以下溫度，IMC的形成以擴散方式進行，速度很慢，其厚度與時間開方成正比；在焊料熔點以上溫度，IMC的形成以反應方式進行，溫度越高、時間越長，其厚度越厚。普遍認為，很厚的IMC是一種缺陷。因為IMC比較脆，與基材（封裝時的電極、零部件或基板）之間的熱膨脹系數(shù)差別很大，如果IMC長得很厚，就容易產(chǎn)生龜裂。

對于封裝基板上的Ni/Au鍍層，Ni層表面的鍍金厚度應該小于0.08um， 太厚會阻礙IMC形成， Ni層的厚度本身不會影響IMC形成。一般來說IMC層在2--4左右吧，根據(jù)不同情況而定。

Q

HAST試驗后，有漏電流超標，然后烘烤后，漏電流達到正常值，是否可以判定產(chǎn)品PASS？

A

不可以，hast之后有時間要求的，這個時間內(nèi)必須做ATE。另外，HAST實驗考量芯片的封裝可靠性，HAST實驗后，漏電超標，說明封裝是有問題的。烘烤后，再去做ATE，這個實驗數(shù)據(jù)就沒有意義。為了避免HAST的結(jié)果受環(huán)境影響，一般實驗后，會做密封處理（不加干燥劑），盡量在48H內(nèi)做完ATE測試。詳細關(guān)于讀點的注意事項見下圖：

Q

QFN封裝IC，SMT焊接好壞的檢驗標準，參考那個標準？

A

IC參考標準：SOLDERABILITY JESD22-B102E。SMT參考標準：IPC一610F。

Q

哪位有JESD671D-2018？

A

可以在JEDEC官網(wǎng)上檢索，都是免費下載的。詳細網(wǎng)址：https://www.jedec.org/

Q

有沒有老化壽命和測試條件之間的關(guān)系的資料？

A

可以參考標準：JESD74， JESD85，JESED47。

Q

光器件接收側(cè)的APD電壓只有2.8V正常是45V，量APD對地阻抗是正常的，但是上電后電壓就不正常遠低于45V，已經(jīng)排除輸入電壓的原因。準備繼續(xù)查光器件內(nèi)部的APD雪崩二極管，問題是為什么阻抗正常，電壓不正常？從哪里入手查呢？

A

先做測良品和不良品的BV-curve，看看漏電從哪起來的?？纯辞€是線性還是指數(shù)，大概的解決思路就出來了。

Q

老化試驗的早期失效率和等效使用時間計算中的Stress Temperature是對應芯片結(jié)溫嗎？Normal Operating Temperature對應規(guī)格書上的Operating Temperature上限嗎？

A

個人理解其實應該是結(jié)溫，不過對于大部分不發(fā)熱的芯片或者加電功率很小的產(chǎn)品，環(huán)境溫度近似等于結(jié)溫。應該是自生溫加上環(huán)境溫度。對于Si 產(chǎn)品沒有太大差異，但是對于功率器件，可就完全不一樣了哦。

溫度的定義可以參考標準：JEDEC74 ，或者參考下圖。

Q

對于功率器件，HTOL試驗的環(huán)境溫度只要滿足結(jié)溫的要求就可以了嗎？

A

結(jié)溫一般由熱阻或者紅外測試出來，然后加上環(huán)境溫度也就是溫箱的環(huán)境溫度，就差不多是標準里要求的150℃了。

個人理解：規(guī)格書工作溫度應該就是可靠性考核的溫度。要限定不同環(huán)境溫度下的工作電流極限，防止結(jié)溫超過這個溫度。下圖規(guī)格書中HTGB HTRB的可靠性溫度也是150℃。

Q

u/b hast，precon等可靠度報告中為什么不能放如器件sn#， date code， 前后比對的數(shù)據(jù)呢？有哪個規(guī)范中有明確么？

A

一般的報告是不放的，如果客戶有強烈的需求，那就跟人家說清楚，客戶需求是重點。如果客戶非要要求，不得不放。若是ort 批次抽檢，需要寫明lot id。

編輯：jq