每年在SPIE高級光刻會議召開之前的星期日，尼康都會舉行其Litho Vision研討會。我有幸連續第三年受邀發言，不幸的是，由于新冠肺炎的影響，該活動不得不取消。但是到活動宣布取消時，我已經完成了演講文稿，所以在此分享。

概述

我演講的題目是“ Economics in the 3D Era”。在演講中，我將討論三個主要的行業領域，即3D NAND，邏輯和DRAM。對于每個部分，我都會討論當前的狀態，然后進入技術，掩模數量，密度和成本預測的各自路線圖。所有狀態和預測都將針對公司，并涵蓋每個細分市場的領導者。此演示文稿的所有數據，技術，密度，掩模數量和成本預測均來自我們的 IC Knowledge–戰略成本和價格模型– 2020 –修訂版00模型。該模型基本上是一份詳細的行業路線圖，可以模擬成本，設備和材料要求。

3D NAND

3D NAND是業界最“ 3D”的細分市場，其層堆疊技術可通過在豎直方向上添加層來提高密度。

圖1展示了3D NAND TCAT制程。

圖1． 3D NAND TCAT制程。

在3D NAND領域，市場領導者是三星，他們使用的是TCAT制程。市場上排名第二的是Kioxia（前身為Toshiba Memory），他們使用的工藝與三星基本相同。美光也正在采用電荷陷阱技術，我們希望其工藝類似于TCAT制程，從而使TCAT制程能夠代表行業大多數。SK海力士使用不同的制程，但在許多關鍵要素上與TCAT制程相同。唯一不使用電荷陷阱技術的公司是英特爾美光公司，但由于英特爾和美光已經在3D NAND領域分道揚，，英特爾將是唯一一家仍然采用浮柵技術的公司。

TCAT制程包括三個主要部分：

制作CMOS – 這些CMOS用于寫入，讀取和擦除比特信息。最初，除英特爾－美光公司外，每家公司都在存儲器陣列外圍制造CMOS，而英特爾－美光公司在存儲器陣列下方制造一些CMOS。隨著時間的流逝，其他公司已經遷移到陣列下的CMOS，我們希望在幾代之內，所有公司都將遷移到陣列下的CMOS，因為它提供了更好的裸片面積利用率。

制作存儲陣列–對于電荷陷阱技術，可通過沉積氧化物和氮化物的交替層來進行陣列制造。然后向下蝕刻穿過各層的溝道孔，并重新填充氧化硅／氮化硅／氧化硅（ONO）層，多晶硅管（溝道）并填充氧化物。然后使用光刻－蝕刻－收縮－蝕刻方法制造階梯。然后穿過陣列向下蝕刻狹隙，并蝕刻掉氮化物膜。然后沉積阻擋層和鎢以填充蝕刻氮化物的水平開口。最后，將通孔蝕刻停止到到鎢的水平片上。

互連– CMOS和存儲器陣列然后互連。對于陣列下的CMOS，一些互連發生在存儲器陣列制造之前。

這種技術掩模使用效率非常高，因為可以用若干張掩模對很多層進行構圖。整個制程只需要一張溝道孔掩模，若干張階梯掩模（取決于層數和制程需求）。在早期的工藝中，單張掩模可以制作大約8層，但是如今某些工藝可以通過單張掩模做到32層。狹縫（slot）蝕刻需要一張掩模，有時還有另一個淺狹縫需要一張掩模，最后接觸通孔也需要一張掩模。

溝道孔蝕刻是非常難的高深寬比（HAR）蝕刻，一旦達到一定的最大層數，該制程就必須以所謂的“串堆疊”（string stacking）方式分成多個“串”（存儲單元串）。基本上，在串堆疊中，沉積一組層，應用掩模，蝕刻，填充溝道。然后沉積另一組層，光刻，蝕刻和填充。理論上，這可以循環很多次。英特爾－美光科技公司使用浮柵工藝，該工藝使用的氧化硅／多晶硅層比氧化硅／氮化硅層更難蝕刻，所以他們是最早使用串堆疊技術的。

圖2展示了Intel－Micron串堆疊技術。

圖2． Intel－Micron串堆疊制程。

每家公司都有自己的溝道孔蝕刻方法，并且在串堆疊方面有自己的限制。因為使用氧化多晶硅層，所以Intel－Micron通過堆疊2次32層的串制作了64層芯片，然后通過堆疊2次48層的串量產了96層芯片。英特爾已經發布了144層存儲芯片，預計將是3次堆疊48層。SK Hynix到72層時開始串堆疊，Kioxia是96層開始堆疊（都是電荷陷阱技術，都是氧化硅／氮化硅層）。三星是最后一個串堆疊技術的支持者，他們量產了一款92層的單串芯片，并發布了一款128層的單串器件。

通過在一個單元中存儲多個比特，也可以提高存儲密度。NAND閃存已從單層單元（SLC）到2個比特的多層單元（MLC），再到3比特的三層單元（TLC），再到4比特的四層單元（QLC）。業界現在正準備推出5個比特的五層單元（PLC），甚至還有關于6比特的6層單元（HLC）的討論。增加每個單元的比特數有助于提高密度，但收益卻在降低，從SLC到MLC的比特數是2倍，從MLC到TLC的比特數是1．5x，TLC到QLC的比特數是1．33x，從QLC到PLC的比特數是1．25倍。如果業界達到了PLC，則接下來到HLC的比特數將只是1．20倍。

圖3在左軸上顯示了按年份和公司分類的串堆疊，在右軸上顯示了每個單元的最大比特數。

圖3．堆疊層數，每單元比特數。

圖4展示了我們對按曝光類型，公司和年份劃分的掩模數量的分析。虛線是每年的平均掩模數，從2017年的42張增加到2025年的73張，這與層數從2017年的平均60個增加到2025年的512個相對應。換句話說，掩模數量僅增加1．7倍就增加了8．5倍的層數以突出3D NAND工藝的掩模使用效率。

圖4．掩模數量趨勢。

圖5展示了各家公司2D NAND和3D NAND的實際和預測比特密度隨年份變化的趨勢。這里是整個芯片的比特密度，即芯片的容量除以芯片的尺寸。

圖5． NAND比特密度。

從2000年到2010年，在光刻微縮的推動下，2D NAND比特密度每年增長1．78倍。大約在2010年左右，繼續縮小2D NAND的難度導致增長減慢至1．43倍，直到2015年左右3D NAND成為驅動力并繼續以每年1．43倍的速度增長。我們預計從2020年到2025年的年增長率將略有下降，為1．38倍。與去年相比，這是我們的預測的一項改進，因為我們看到這些公司推動該技術的速度超出了我們最初的預期。最后，SK海力士談到了2025年的500層和2030年的800層，導致2025年之后的速度進一步放緩。

圖6給出了NAND單位比特成本趨勢。

圖6． NAND單位比特成本。

在該圖中，我們采用了使用戰略成本和價格模型計算出的晶圓成本，并將其與圖5中的位密度相結合以產生單位比特成本趨勢。在所有情況下，這些晶圓廠都是新建的月產能75，000片晶圓的工廠，因為這是NAND晶圓廠在2020年的平均產能。這些晶圓廠對應所在的國家分別是新加坡－英特爾美光，英特爾－中國，Kioxia－日本，三星和SK海力士－韓國。這些計算不包括封裝和測試成本，不考慮劃片槽寬度，并且僅包含粗略的芯片良率假設。

圖表中的前三個節點是2D NAND，每個節點的成本趨勢為0．7倍。隨著向3D NAND的過渡，大多數公司的比特成本最初都增加了，但現在已降至2D NAND比特成本以下，并且每個節點的趨勢為0．7倍，直到大約300到400層。我們預計單位比特成本會趨于平緩，除非在工藝或設備效率方面取得一些突破，否則該技術將面臨成本極限。