王艾意（電子科技大學電子科學與工程學院，成都??610054）

摘?要：本文介紹了一種數字后臺校正方法，針對在小工藝尺寸下，電容匹配精度不高，從而影響ADC性能的問題，提出了一種適用于逐次逼近型模數轉換器（SAR ADC）的數字后臺校正方法。在MATLAB仿真環境中，給出了該方法的仿真結果。結果表明16位的SAR ADC在單位電容為3%的失配情況下，有效位數（ENOB）由12.1位提升至14.8位，無雜散動態范圍（SFDR）由81 dB提升至100 dB。

0 引言

模數轉換器（ADC）是連接模擬世界與數字世界的橋梁，在納米工藝節點下，SAR ADC具有功耗低、結構簡單、易集成等特點成為研究熱點。但由于工藝誤差，電容的匹配精度難以高于0.1%，成為影響ADC線性度的主要因素。

為了消除電容間的失配，除了較好的電容陣列版圖之外，還需要對電容進行校正。校正方式包括數字校正與模擬校正。數字校正是指電容失配的消除在數字域完成，每一個電容的權重都對應一個數字碼字。校正的目的是讓數字權重逼近電容制造完成后在總電容陣列中所占的比重（即真實權重），從而消除電容失配。數字后臺校正是指沒有特定的校正模式，校正的過程完全在后臺自動進行。

由于電容校正的應用十分廣泛，在不同應用場景下對于校正方式與要求也不同，國內外很多人對此進行了研究。文獻［1］采用了模擬域校正方法來消除非線性，但是額外的模擬模塊會增加電路的噪聲并增加硬件復雜性，且模擬電路不會隨著工藝的進步帶來性能的顯著提高。文獻［2］提出了一種數字校正方法，但是在前臺進行的，校正工作時需將正常采樣過程停止，且校正系數不能隨外部環境變化更新可能導致不準確。文獻［3］提出了一種數字后臺校正技術通過將偽隨機噪聲注入到輸入中，但是減小了輸入信號范圍。

針對上述問題，本文提出了一種Vcm-based SAR ADC的數字后臺校正方法，通過對輸出碼字在數字域的處理來補償模擬域的非理想特性。校正過程在后臺進行，不影響ADC的正常采樣和量化。文章第2節主要描述該方法的工作原理及流程；第3節給出仿真結果；第4節給出最終結論。

1 數字后臺校正方法原理

LMS（Least Mean Square，最小均方）算法來源于自適應濾波器的設計，但也可以應用在ADC的數字校正中。一種方案是提供一個輸出所要趨近的理想信號d（n），一般是由精確的參考ADC提供，如單斜式ADC或Σ-ΔADC，其精度較高但采樣率較低。因此參考ADC的采樣頻率為主ADC的L分之一，即主ADC在L次采樣后才能進行一次迭代計算。

這種基于參考ADC的LMS校正算法增加了電路的面積、功耗、以及復雜度，一種改進的方案是采用分裂式ADC的LMS算法。即把原來的ADC分為兩個結構相同的ADC，電容值減半，兩個子ADC同時對輸入信號進行采樣和量化，輸出的平均值作為系統最終的輸出。雖然電容值減半噪聲會隨之加倍，但平均操作也會使噪聲減半，因此噪聲和功耗相比原ADC不會增加。

當一個N位的ADC在量化結束后，輸入信號模擬值可表示為：

式中， D i 代表每一位量化后的碼字， ω i 為該位對應的權重值，V REF 為電容陣列的參考電壓。當電容沒有失配時， ω i 組成一組二進制權重序列，如果不考慮其他非理想因素， D i 就是輸入信號 V in 正確的量化后的碼字。但由于電容在制造過程中存在隨機失配，權重 ω i不再是二進制權重序列，非理想的權重序列會導致量化碼字出錯，從而無法還原出真實的模擬輸入信號。

采用分裂式ADC的框架圖示意圖如圖2.1所示。

圖中分裂式SAR ADC包括兩個ADC子模塊，每個ADC模塊中DAC電容陣列采用非二進制編碼電容陣列，兩個ADC分別對同一輸入信號進行采樣和量化，它們的失配情況互不相同。

假設分別的實際權重為 ω iA 和 ω iB ，則輸入信號可分別表示為：

因為兩個ADC是對同一個模擬輸入信號進行采樣和量化，在不斷迭代權重更新后，量化碼字D iA 和D iB 會趨于相等，所以量化后的輸入模擬差值可表示為；

如果差值為零，則權重 ω iA 和 ω iB 就是真實的權重，所得到的量化后的模擬值也是正確的，權重的迭代可以表示為：

其中 μ 為LMS的迭代系數，控制著迭代的速度與精度，一般取2的指數次方。較大的值能使權重更快逼近實際權重，但是容易受到系統噪聲的干擾，可能出現迭代錯誤。較小的值可以得到更精確的權重值，但是需要更多迭代次數，因此需要在速度與精度之間折中考慮。

綜上所述，本文提出的電容陣列如圖2.2所示。為了簡化這里只畫出單端示意圖，另一端與此相同。

圖中電容陣列包括16位主DAC電容陣列與8位輔助校正DAC電容陣列，采樣方式為電容下級板采樣，電容上級板均接在比較器的P輸入端。主DAC電容陣列按高位到低位的順序C 1 ~C 16 的電容值分別為5223C、5223C、5223C、2735C、1432C、750C、393C、206C、108C、57C、30C、16C、8C、4C、2C、1C，其中C為單位電容。輔助DAC同樣按照高位到低位的順序C C1 ~C C8 的電容值分別為8192C、4096C、360C、188C、98C、51C、27C、14C。

基于分裂式ADC的校正算法中兩個ADC的工作模式不能完全相同，否則當電容失配方向一致時，碼字誤差始終為零，無法被校正。為了改變ADC的工作模式，這里通過輔助校正DAC向主DAC注入了一個隨機偏移量，從而改變ADC的量化軌跡，提升ADC的線性度和動態范圍。同時電容陣列為非二進制編碼，引入了冗余量，可以弱化系統在量化過程中引入的動態誤差，保證了DAC失配誤差校正的可行性。

輸入信號同時經過兩個子ADC模塊采樣，采樣結束后DAC電容上級板電壓可表示為：

由于SAR ADC的第一次比較結果只與采樣值有關，電容還沒有開始切換，這樣會導致兩個ADC最高位的電容會朝著一個方向切換，因此就無法被校正。這里需要對最高位電容的切換進行單獨處理，具體流程如下所述。

采樣結束后首先隨機切換輔助校正DAC電容陣列最高位電容C C1 ，由于ADC為雙端電容陣列，比較器的兩個輸入端分別連接了DAC電容陣列，因此P端往上切，N端往下切，即P端連接的DAC電容陣列的最高位電容下極板從共模電壓切換到更高的電源電壓，N端連接的DAC電容陣列的最高位電容下極板從共模電壓切換到更低的地電壓。因此切換后N端上級板電壓小于P端上級板電壓，DAC電容陣列的上級板電壓變化如圖2.3所示。

由于P端電壓大于N端，因此第二次比較器比較結束后，P端主DAC電容陣列的最高位電容C 1 下極板會從V cm 接到低電位地，N端電容C 1 下極板會從V cm 接到高電位V REF ，同時PN兩端的輔助電容陣列次高位電容CC2 繼續朝相反方向隨機切換。

假設第二次電容切換后P端電壓仍大于N端電壓，在第三次比較結束后，P端主DAC電容陣列的次高位電容C 2 下極板會從 V cm 接到低電位地。N端電容C2 下極板會從 V cm 接到高電位V REF ，同時PN兩端的輔助電容陣列次電容C C3 繼續朝相反方向隨機切換。即主DAC電容陣列的切換一定是朝著V cm 的方向進行，而輔助DAC電容陣列的切換一直都是隨機并且PN兩端朝著相反的方向切換。

以此類推，直到8次比較以后，輔助DAC電容陣列下極板均連接 V cm ，主DAC電容陣列剩下還未切換的電容按著 V cm -based切換方式進行切換，最終得到兩個ADC分別量化產生的不同的16位碼字 D iA 和 D iB 。將兩個輸出碼字 D iA 與 D iB 的差值作為誤差信號連接到LMS ω iB 模塊與LMS模塊并按照公式2-9與公式2-10進行一次迭代處理。初始權重為設計電容值對應的二進制序列，迭代系數值取2 -16 。通過每次量化結束后的不斷迭代，直到最終輸出碼字D out 的線性度達到要求，即可認為接近實際電容值，消除了電容間的失配。

2 仿真結果

基于第2節的原理介紹，在MATLAB仿真環境中進行了行為級驗證，證明了本方法可以有效地消除ADC中電容之間的失配，圖3.1與圖3.2為一個16位的SAR ADC經過數字后臺校正后的結果，單位電容給3%的失配大小，在無校正的情況下有效位數（ENOB）為12.1位，在校正之后提升至14.8位。在無校正的情況下無雜散動態范圍（SFDR）為81dB，在校正之后提升至100dB。

3 結論

隨著制造工藝的特征尺寸進入納米量級，數字電路的集成度越來越高，同時電源電壓也逐漸降低。但模擬電路并未像數字電路一樣受益于工藝的進步，相反隨著MOS管尺寸和電源電壓減小，精確匹配、高增益和大擺幅等指標更難實現，因此，采用數字信號處理的方式來解決模擬電路中的非理想因素是一種趨勢。本文提出了一種電容失配的數字后臺校正方法，能實時跟隨環境參數的變化，適用于SAR ADC，能有效消除電容之間的失配，明顯地提高ADC性能。

參考文獻：

［1］ SONG B S，TOMPSETL M F，LAKSHMIKUMAR K R.12-bit 1-Msample/s capacitor error-averaging pipelined A/D converter［J］。“IEEE Journal of Solid-State Circuits，1988，23（6）：1324-1333.

［2］ YOSHIOKA M，ISHIKAWA K，TAKAVAMA T，et.al.10b 50MS/s 820μW SAR ADC with on-chip digital calibration［C］。”2010IEEE International Solid-State Circuits Conference-（ISSCC），San Francisco，CA，2010:384-385.

［3］ LIU W，HUANG P，CHIU Y.A12b 22.5/45MS/s 3.0mW0.059mm2 CMOS SAR ADC achieving over 90dB SFDR［C］。“2010IEEE International Solid-State Circuits Conference-（ISSCC），San Francisco，CA，2010:380-381.

（注：本文來源于科技期刊《電子產品世界》2020年第05期第47頁，歡迎您寫論文時引用，并注明出處。）
編輯：hfy