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AXI4-Lite總線信號

OpenFPGA ? 來源:OpenFPGA ? 作者:OpenFPGA ? 2020-10-30 17:10 ? 次閱讀

在《AXI-Lite 自定義IP》章節基礎上,添加ilavio等調試ip,完成后的BD如下圖:

圖4?53 添加測試信號

加載到SDK,并且在Vivado中連接到開發板。

Trigger Setup,點擊“+”,選擇 AXI_WVALID,雙擊添加。設置 Radix 為 B,觸發條件 Value 為 1。

圖4?54 添加信號

設置觸發位置為 512

圖4?55 設置觸發位置

單擊運行按鈕,啟動觸發,進入等待觸發狀態。

圖4?56 等待觸發

單擊 SDK 中的運行按鈕后, VIVADO 中 HW_ILA2 窗口采集到波形輸出,可以看到 AXI 總線的工作時序。

SDK中 mian.c 程序功能是向 AXI4 總線寫入 1~4,再從 AXI4 總線讀數據,從上面對未修改直接封裝的 IP 分析,可以讀出的數據應等于寫入的數據。

從波形圖可以看出,寫入的數據是 1、 2、 3、 4,對應基地址的偏移地址是 0、 4、 8、 12。

圖4?57 仿真結果

責任編輯:xj

原文標題:觀察 AXI4-Lite 總線信號

文章出處:【微信公眾號:OpenFPGA】歡迎添加關注!文章轉載請注明出處。

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原文標題:觀察 AXI4-Lite 總線信號

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