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串擾的仿真分析

8Upu_Interflow ? 來源:YXQ ? 2019-08-14 09:13 ? 次閱讀

在實際的設計中,板層特性(如厚度,介質常數等)以及線長、線寬、線距、信號的上升時間等都會對串擾有所影響。

下面結合使用Mentor Graphie公司的信號完整性仿真軟件Hyperlynx,對上述的影響串擾的因素進行分析。

首先在Hyperlynx中建立兩線串擾的模型,如圖4所示,設兩線的線寬為5 mil,線長為6 in,線距為5 mil,兩線均為頂層微帶線,特性阻抗為49.5Ω,兩線都端接50Ω的電阻,以消除反射的影響。

干擾線的驅動器采用CMOS工藝器件的IBIS模型,電壓為3.3 V,頻率為100 MHz。PCB的介電常數為4.3,六層板,其疊層結構如圖5所示。

圖4:兩線串擾模型

圖5:PCB疊層結構

1耦合長度對串擾的影響

改變兩線的耦合長度,分別將耦合長度設置為3 in,6 in,10 in,其他設置不變。

圖6(a)是耦合長度為3 in的串擾波形,其中近端串擾峰值為126.34 mV,遠端為43.01 mV;圖6(b)是耦合長度為6 in的串擾波形,其近端串擾峰值為153.23 mV,遠端為99.46 mV;圖6(c)是耦合長度為10 in的串擾波形,其近端串擾峰值為153.23 mV,遠端為163.98 mV。

由此可見,對于遠端串擾峰值與耦合長度成正比,耦合長度越長,串擾越大;而對于近端串擾,當耦合長度小于飽和長度時,串擾將隨著耦合長度的增加而增加,但是當耦合長度大于飽和長度時,近端串擾值將為一個穩定值。

圖6:不同耦合長度的仿真結果

2線間距對串擾的影響

以下是保持其他設置不變,考察線間距的改變對串擾的影響。分別設置線距為5 mil,15 mil,仿真波形如圖7所示。

圖7:不同線間距的仿真結果

由圖7可知,當線間距為5 mil時,近段串擾峰值為153.23 mV,遠端為99.46 mV;而線間距為15 mil時,近端串擾峰值為33.40 mV,遠端為40.49 mV。

可見隨著線間距的增大,無論是近端還是遠端串擾都將減小,當線間距大于等于線寬的3倍時,串擾已經很小。

3上升時間對串擾的影響

下面考察上升沿時間的變化對串擾的影響,其他設置保持不變。分別設置驅動器為CMOS 3.3 V MEDI—UM;CMOS 3.3 V FAST;CMOS 3.3 V ULTRA—FAST,仿真波形如圖8所示。

圖8:不同驅動器設置的仿真結果

圖8(a)中的近端串擾峰值為153.9 mV,遠端串擾為46.3 mV;圖8(b)中近端串擾峰值為153.2 mV,遠端串擾為99.5 mV;圖8(c)中近段串擾峰值為153.2 mV,遠端串擾為349.9 mV。

可見,當上升沿時間縮短時,遠端串擾噪聲越來越大。

對于近端串擾來說,如果與傳輸線的時延相比,上升時間較短,則近端串擾與上升時間無關;而如果與傳輸線時遲相比,上升時間較長,則近端串擾噪聲與上升時間有關(隨著上升沿時間的減小,近端串擾變大)。

4介質層厚度對串擾的影響

在PCB的疊層編輯器中將介質層厚度分別設置為3 mil和6 mil,其他設置不變,仿真波形如圖9所示。

圖9:不同介質層厚度的仿真結果

考察以上的仿真波形可知,當介質層厚度為3 mil時,近端串擾峰值為153.2 mV,遠端串擾為99.5 mV;當介質層厚度為6 mil時,近端串擾峰值為277.3 mV,遠端串擾為163.9 mV。

可見,隨著介質層厚度的減小,串擾也將變小。

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原文標題:龍泉寺,一夜之間被刷屏的神秘組織!

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