相對于實現功能的數字IC，實現特性的模擬IC，因其內部元件的配置及元件間的布線敏感，自動配置設計和自動布線設計一直都認為是很難的。但不僅是數字IC，包括模擬IC在內，盡管電路規模越來越大，但對縮短開發周期的要求也日益嚴苛。僅靠傳統的手工設計，面臨破產危機的模擬IC設計部門不在少數。

日本大型模擬IC廠商羅姆，利用自動配置設計用EDA工具及自動布線設計用EDA工具提高了設計效率的成果，由該公司在演講中披露出來。比如，設計電路塊的工作量削減了35％，設計品質也得到提高等。該演講是在日本績達特（JEDAT）公司的內部研討會“JEDAT Solution Seminar 2015”（10月14日在東京、10月16日在大阪舉行）上做的。發表演講的是羅姆公司LSI商品開發本部LSI開發系統部LSI設計課KTC設計組組長的畑佐晉一，畑佐的部門于2008年引進了績達特的模擬/定制IC設計用EDA“α-SX”。自從使用這款EDA進行網絡驅動版圖設計以來，一直與績達特合作，致力于提高模擬IC設計的效率。此次演講中介紹了在配置、布線、布圖規劃各工藝上采取的措施。關鍵是不完全依靠自動設計工具，而采取了一些獨特措施。由此充分利用了過去一般認為“不能用于實用設計”的模擬自動設計工具。

從電路圖自動提取布局約束

首先是配置。模擬IC的特性強烈依賴于元件的配置，因此電路設計者會在電路圖上寫入約束信息。過去，布局設計者要看著約束信息，來手動配置元件，配置甫一完成，便目視檢查是否違反約束條件。但是，對系統電源IC等大規模芯片采用這種方法，工期會拖得過長。

于是，羅姆建立了一套使用自動配置工具的流程。首先，從電路圖自動提取布局約束條件做成數據，并輸入績達特的元件自動配置工具“Amper”中，進行自動配置。配置完成后，作設計檢驗。由于在其他元件的配置中有可能發生違反約束條件的情況，因此，除原來的DRC（檢查是否符合制造規則）、LVS（檢查結線是否正確）外，還要看是否滿足從電路圖提取的約束條件。由此保證了模擬特性，提高了設計品質。

另外，電路圖中還有未記入設計約束條件的元件。這些若完全依靠自動配置工具，則往往會發生許多無效空間和布線交叉增多的配置。于是，羅姆對其進行了前處理。比如，指定對同種類、同背柵的元件統一配置、飛線（Ratsnest）的交叉要最小化等。

這樣，原來只能用于估算的自動配置結果，“雖說需要手動調整，但卻可以作為初期配置使用了。并且，使用輸出多種配置結果的功能，可以選擇理想的結果。由此，可以獲得接近最終形態的配置結果”（畑佐）。

增加前處理和后處理

其次是布線。自動布線工具采用的是績達特的“Rexsir”。畑佐指出“雖然約束條件嚴苛、極端的布線實現不了，但希望其他布線能自動設計”。但如果完全依賴工具，得到的會是“雜亂”的布線結果。畑佐表示“整齊美觀的布線一直被視作良好設計的證明”。因此，為了去掉布線雜亂之處，羅姆開發出了可對交給Rexsir的數據作修改的前處理用工具和修改Rexir處理結果的后處理用工具。

比如，前處理中，旁邊及附近的端子間會在交給Rexsir之前結線。另外，為了能整齊的引出布線，而做了自動布線用的端口。后處理中，使連接到端子上的布線寬度與端子寬度匹配等。

由上述在配置及布線設計工序上，采用加入了自己獨特手法的自動化工具，將工作量削減了35％。另外，按照從電路圖提取的約束條件進行配置檢驗，提高了設計品質。

畑佐介紹的第三點是布圖規劃。在布圖規劃中，布線區域的估算精度差曾是課題。于是，羅姆從電路圖提取約束布線——高阻抗布線和對噪聲敏感的布線，在布圖規劃時顯示。并將電路塊間的布線混雜度以灰階顯示。這樣，使研究布線路徑變得更容易。

并且，在布圖規劃中，決定了使用不指定布線寬度和布線層的“符號布線”。由此，減輕了布線數據，提高了布線工作的效率。通過這些措施，布圖規劃的工作量削減了15％，在設計品質方面，還可以實現不容易發生噪聲干擾的布線設計。
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