抖動/歪斜,抖動/歪斜是什么意思

什么是抖動（jitter）

所謂jitter就是一種抖動。具體如何解釋呢？讓我們來看一個例子。假如你有個女友，你希望她每天晚上下班之后7點來找你，而有的時候她6:30到，有的時候是7:23，有的時候也許是下一天。這種時間上的不穩(wěn)定就是jitter。如果你多觀察這種時間上的不規(guī)律性，你會對jitter有更深一些的理解。

在你觀察的這段期間內(nèi)，女友最早和最晚到來的時間被稱為“jitter全振幅”（peak to peak jitter amplitude)?！癹itter半振幅”（jitter-amplitude）就是你女友實際來的時間和7點之間的差值。女友來的時間有早有晚，jitter半振幅也有正有負。

通過計算，你可以找出jitter半振幅的平均值，如果你能夠計算出你女友最有可能在哪個時間來，你就可以發(fā)現(xiàn)女友來的時間是完全無規(guī)律的（隨機jitter radeom jitter）還是和某些特定事情有關(guān)系（關(guān)聯(lián)jitter correlated jitter）。所謂關(guān)聯(lián)jitter就是比如你知道你的女友周四要晚來，因為她要去看她的媽媽。如果你能徹底明白這點，你就已經(jīng)是一個correlated jitter的專家了。

什么是時基抖動（Clock jitter）

在數(shù)字音頻中，我們要直接和數(shù)字信號的發(fā)送與傳輸打交道。聲音以二進制編碼被儲存在光盤或者DAT卡帶中，在回放音樂的時候，這些010101的信號被送進DA轉(zhuǎn)換器(Digital-Analog converter）并被還原為模擬波形信號；在錄制數(shù)字音頻的時候，一個參考時鐘信號會和音頻信息一起被送進AD轉(zhuǎn)換器（Analog-Digital converter），轉(zhuǎn)換器把模擬信號轉(zhuǎn)換為0101的數(shù)字信號并且記錄下來。

數(shù)字信號總是和一個參考時鐘信號一起傳送并且記錄，一些數(shù)字音頻傳輸格式如S/PDIF和AES/EBU，它們在一個信號中同時傳送數(shù)據(jù)和時鐘。數(shù)字音頻的時鐘信號是一種方波（square-wave），并且在頻率以及振幅上被進行了修正，而且它的占空比要達到50%。信號的改變（方波波形的高低變化即電平的高低）記錄著時鐘信息。

如果信號傳輸所用的時間不相等，那么就產(chǎn)生了時基抖動，實際上，世界上是沒有任何一個不存在時基抖動的電路（就好像你的女友不可能總是以1/1000秒的精確時間到達：）現(xiàn)在，你已經(jīng)具備了時基抖動基本知識，下面，讓我們看一些更深層的。

Joe Adler是這樣定義時基抖動的：“對于數(shù)字信號在時間上正確位置有重大影響的短時間的改變?！保?Short-term variations of the significant instants of a digital signal from their ideal positions in time"）在Adler的這篇文章中，他還講了關(guān)于如何測量jitter的技術(shù)。

什么產(chǎn)生了jitter

需要精確的東西都是越精確越難以做到。在后面的文章中，你將了解到，數(shù)字音頻需要非常非常高的時鐘精確度，因為我們的耳朵對于聲音的質(zhì)量似乎異常敏感。因此，為了得到最精確的結(jié)果，我們需要非常精確的測量儀器。通常，數(shù)字音頻設(shè)備的時鐘都是由非常精密的晶體振蕩器產(chǎn)生的。

正如Mike Story說的：“基于晶振（晶體振蕩器以及壓控晶體振蕩器產(chǎn)生的）產(chǎn)生的時鐘具有非常的低的jitter，但是jitter仍然存在?！保?Crystal based clocks (XCO′s, VCXO′s) generally have the lowest jitter - but they still have some." ）“在設(shè)備中還有其他產(chǎn)生遠比壓控晶體振蕩器產(chǎn)生更多jitter的jitter源?！保?There are other sources of jitter inside equipment that may contribute substantially more than the VCXO."）這里所說的其他jitter源主要是電源供電部分產(chǎn)生的電壓波動，這些波動對于DA轉(zhuǎn)換器是很致命的，它會導(dǎo)致轉(zhuǎn)換點在邏輯上發(fā)生時間變化（causing variations in logic level switch points）。

Episode 4：CD player里面到底發(fā)生了什么

如果電源噪音（電壓波動）導(dǎo)致切換點邏輯上的時間抖動，那么播放器（CD，MD，DVD，DSD，DAT）里面到底發(fā)生了什么？

一個簡單的CD播放器里面有多個馬達，驅(qū)動電路以及控制電路。為了能夠正常讀取盤片，機器要做以下工作：首先，主軸馬達驅(qū)動CD盤片轉(zhuǎn)動并達到預(yù)定速度，控制光頭位置的定位馬達驅(qū)動光頭定位到預(yù)定軌道上，最后，驅(qū)動回路控制光頭聚焦，光頭發(fā)射激光并且接收反射信號。每一個馬達和回路都會增加電源噪音，這些噪音直接影響DA轉(zhuǎn)換器的內(nèi)部工作狀態(tài)。所以，每一個馬達和回路都會為數(shù)字信號增加另外一種jitter（頻率，振幅以及波形上的不同），這些干擾通過不同方式都會影響到聲音的質(zhì)量。

產(chǎn)生jitter的源

jitter可以分為兩種：交界面產(chǎn)生的jitter（interface jitter）和采樣中產(chǎn)生的jitter（sampling jitter）。交界面產(chǎn)生的jitter可以進一步被劃分為傳送過程中產(chǎn)生（transmitter jitter）的（比如為了把數(shù)字信號輸出到轉(zhuǎn)盤外部所產(chǎn)生的）和線材引起（line induced jitter）的。當我們把CD的數(shù)字輸出和外部的DA轉(zhuǎn)換器連接在一起的時候，不管使用同軸線纜，還是TOSLINK光纖接口，或者SToptical接口，都將在源信號中引入jitter。有趣的是，不同的接口會引入不同類型的jitter（波形，頻率，振幅以及相關(guān)性上的不同）。

采樣jitter（sampling jitter）

在聲音再生的過程中，我們通過許多方法削弱在DA轉(zhuǎn)換器之前產(chǎn)生的jitter，對于這個，我們將在“如何消除jitter”中具體討論。但是你應(yīng)當知道，如果在數(shù)字信號的錄制過程中jitter就已經(jīng)產(chǎn)生了這怎么辦呢？答案很簡單，重新錄一份：)數(shù)字錄音過程中產(chǎn)生的時基抖動究竟是怎么一回事呢？答案是正確的采樣記錄在了時間軸錯誤的位置上。而在錄音之后，這是jitter完全不可以被矯正的。傳輸過程產(chǎn)生的以及線材引起的jitter對于整套數(shù)字錄音系統(tǒng)的品質(zhì)有至關(guān)重要的影響。作為數(shù)字錄音系統(tǒng)的主要器材，AD轉(zhuǎn)換器的時鐘發(fā)生器會夾雜相當數(shù)量的jitter。這些夾雜著jitter的時鐘信號通過數(shù)字線路，被傳送到AD轉(zhuǎn)換器中，而在這個過程中，又會引入線材產(chǎn)生的jitter。這些帶有jitter的信號會成為參考時鐘信號被送入AD轉(zhuǎn)換器，并且決定信號采樣點的位置最終記錄下來。AD轉(zhuǎn)換器內(nèi)部的電路可以削減一部分外部產(chǎn)生的jitter，但是它不能去掉全部。因此對于錄音師來說，AD轉(zhuǎn)換器時鐘信號中引入越少量的jitter，最終得到的記錄質(zhì)量就越好。Bob Katz在他的文章中這樣說：“模擬－數(shù)字轉(zhuǎn)換器是整套數(shù)字音頻電路中最容易受到j(luò)itter影響的部分?！保?The A to D Converter is one of the most critical digital audio components susceptible to jitter"）

對于低成本的設(shè)備來說，使用內(nèi)部的參考時鐘的AD轉(zhuǎn)換器可以避免因數(shù)字接口以及參考時鐘和外部轉(zhuǎn)換器之間產(chǎn)生交界面jitter，但是如果需要在已有的音軌后面添加新的內(nèi)容，那么就需要同步AD轉(zhuǎn)換器和已經(jīng)錄制的音軌。這種情況下，你就需要一個外部參考時鐘。高質(zhì)量的錄音工作室通常使用高精度（通常是可以控制的）的參考時鐘來同步AD轉(zhuǎn)換器。如果你有一個好的時鐘發(fā)生器，它會大大減少傳輸過程中產(chǎn)生的jitter，但是你仍然要和傳輸過程中線材引起的jitter做斗爭。

時鐘歪斜

時鐘歪斜是FPGA設(shè)計中最嚴重的問題之一。電路中控制各元件同步運行的時鐘源到各元件的距離相差很大，時鐘歪斜就是在系統(tǒng)內(nèi)不同元件處檢測到有效的時鐘跳變沿所需的時間差異。為了保證各個元件的建立保持時間，歪斜必須足夠小。若歪斜的程度大于從一邊緣敏感存儲器的輸出到下一級輸入的延遲時間，就能使移位寄存器的數(shù)據(jù)丟失，使同步計數(shù)器輸出發(fā)生錯誤，故必須設(shè)法消除時鐘歪斜。減少時鐘歪斜的方法有以下幾種：(１)采用適當?shù)?a href="http://www.asorrir.com/tags/時鐘緩沖器/" target="_blank">時鐘緩沖器，或者在邊緣敏感器件的輸出與其饋給的任何邊緣敏感器件輸入端之間加入一定的延遲以減小歪斜。(２)嚴重的時鐘歪斜往往是由于在FPGA內(nèi)的時鐘及其它全局控制線(如復(fù)位線)使負載過重造成的，在信號線上接一串線形緩沖器，使驅(qū)動強度逐步增大，可以消除時鐘歪斜。(３)在受時鐘控制的部件之后分別接入緩沖器，并在兩個緩沖器輸出端之間接一平衡網(wǎng)絡(luò)。(４)采用FPGA內(nèi)的ＰＬＬ模塊可以對輸入時鐘進行很好的分頻和倍頻，從而使時鐘歪斜減到最低程度。