Maxim設計了一個容易實現的CDMA基帶調制發生器用于對其蜂窩手機發射通道中的各種產品進行電路評估。此設計包含一個高密度的可編程邏輯器件、一個晶體振蕩器和一對匹配的低通濾波器提供所需的正交輸出波形。由復雜可編程邏輯器件(CPLD)實現的數字電路是基于IS95標準的。使用4.9152MHz晶振驅動CY37256 CPLD產生1.2288MHz的數字信號輸出，可以為輸出低通濾波器提供精確的I/Q (同相和正交)比特流。測量MAX2361發射機IC的ACPR，將結果與使用Agilent E4433B任意波形發生器作為參考信號源時觀察到的ACPR進行比較就可以證實波形發生系統的性能。使用上述兩種方案的ACPR試驗室測量結果的一致程度保持在0.5dB以內。

概述

Maxim設計了一個容易實現的CDMA基帶調制發生器用于對其蜂窩手機發射通道中的各種產品進行電路評估。此設計包含一個高密度的可編程邏輯器件、一個晶體振蕩器和一對匹配的低通濾波器提供所需的正交輸出波形。由復雜可編程邏輯器件(CPLD)實現的數字電路是基于IS95標準的。使用4.9152MHz晶振驅動CY37256 CPLD產生1.2288MHz的數字信號輸出，可以給輸出低通濾波器提供精確的I/Q (同相和正交)比特流。測量MAX2361發射機IC的ACPR，將結果與使用Agilent E4433B任意波形發生器作為參考信號源時觀察到的ACPR進行比較就可以證實波形發生系統的性能。使用上述兩種方案的ACPR試驗室測量結果的一致程度保持在0.5dB以內。
本文提供了CDMA反向鏈路波形發生器的數字部分，描述了設計中的一些問題及解決方法。

數字系統描述

標準的CDMA信號發生器
圖1所示為CDMA反向信道發生器的框圖。

CDMA發生器由以下幾個部分組成：
數字數據源。在蜂窩電話中為話音編碼數據。
編碼和交織(interleaving)功能部分。
Walsh碼發生器。
最大長度的42位長PN (偽噪聲)發生器，所謂“長碼”的標準即參照此處。
3個模2的混頻器或者異或門。
兩個“短碼”，15位PN最大長度移位寄存器。
一個1/2碼片延時，等于(813.8ns / 2)即406.9ns。
一對匹配的有限沖擊響應(FIR)低通濾波器。

圖1. 標準的CDMA反向鏈路發生器

對設計進行簡化

為了進行實際測量，對編碼進行一些簡化。由于對頻譜的影響很小，刪除與前向糾錯(FEC)和交織部分有關的模塊。為了模擬CELP編解碼數據源，使用7位最大PN發生器。

使用42位最大長度移位寄存器長碼實現31位的長PN碼。這樣作是為了保留CPLD中的寄存器并使設計的驗證更加迅速。42位PN發生器，以1.2288MHz的速度移位一周需要約三百六十萬秒。 (簡單的計算一下就可發現測試裝置必須連續41天無干擾地工作!)。提高驗證42位PN發生器速度的一個方法是加快時鐘的速度。即使時鐘為20MHz，完成一周的驗證仍然要花費2.5天。使用31位的PN碼，在20MHz時鐘下運行時間將小于兩分鐘，這個時間對測試來說比較合理。

用簡單的基于電感、電容的無源濾波器取代輸出端的數字(FIR)低通濾波器。本文不討論這些濾波器的復雜性和重要性，但是可以告訴那些對此感興趣的讀者，設計中使用的是帶有相位均衡的600kHz 7階橢圓低通濾波器。其性能關鍵點是，740kHz衰減為-45dBc，881kHz及更高頻率的衰減為-65dBc。發射頻譜的帶寬、滾降速率以及受此影響的觀察到的ACPR與這些濾波器的品質有直接的聯系。

圖2所示為本項目中使用的簡化的框圖。

圖2. 最后實現的CDMA反向鏈路發生器

設計中的細節問題

本文不試圖把設計和實現中的每一個細節都呈現出來。用幾個關鍵的部分來說明設計技術和解決方案。我們并不想把讀者都變成Verilog專家。
Walsh碼發生器
Walsh碼發生器在文獻中通常用矩陣符號表示：

等式1.

建立Walsh向量時假設初始矩陣為W1 = 0。等式中Walsh矩陣右下角區域帶有一個橫杠的Wn表示矩陣中的每一位都邏輯取反。Walsh矩陣中的每一行都能用一些異或門和一個6位的計數器產生。在觀察到這一點之前，使用Verilog代碼并在CPLD中產生Walsh矩陣似乎是一件令人生畏的事情。將Verilog代碼列在這里只是作為一個示例。

module walsh( clk, resetn, select, wout);  
//Walsh code generator. Selects one out of N = 64.  
input clk, resetn;  
input [5:0]select; // vector to select which walsh code is generated  
output wout;  
reg [5:0] cntval;  
// intermediate terms to keep output exor size small.  
reg [5:0] p ;  
reg t01, t23, t45; // these registers are used to pipeline the EXOR section  
reg s0, s1; // more pipeline registers for EXOR  
always ? (negedge resetn or posedge clk)  
begin  
    if(!resetn) // Is it time to reset??  
    begin  
        cntval <= 0; // initialize the counter register  
    end  
    else  
    begin  
        cntval <= cntval + 1; //Warp does an efficient job implementing this.  
    end  
end  
always ? (negedge resetn or posedge clk)  
begin  
    if(!resetn) // Is it time to reset??  
    begin  
        p[5:0] <= 0; // initialize all registers associated with this section.  
        t01 <= 0;  
        t23 <= 0;  
        t45 <= 0;  
        s0 <= 0;  
        s1 <= 0;  
    end  
    else  
    begin  
        p <= cntval & select ;  
        t01 <= p[0] ^ p[1] ; // the ^ symbol is the exclusive OR operation.  
        t23 <= p[2] ^ p[3] ;  
        t45 <= p[4] ^ p[5] ;  
        s0 <= t01 ^ t23;  
        s1 <= t45;  
    end  
end  
assign wout = s0 ^ s1 ; // a last bit of async. Logic to generate the final output  
endmodule  

在上面的Verilog代碼中，注意構成運算所采取的安全措施并盡可能使用同步邏輯。使用同步技術對設計有兩方面的好處：

亞穩定性條件被降到最低。

邏輯功能與CPLD結構能夠有效對應。