隨著使用多模數(shù)轉(zhuǎn)換器（ADC）的高速信號采集應(yīng)用的復(fù)雜性提高，每個轉(zhuǎn)換器互補(bǔ)時鐘解決方案將決定動態(tài)范圍和系統(tǒng)的潛在能力。 隨著新興每秒一千兆樣本（GSPS） ADC的采樣速率和輸入帶寬提高，系統(tǒng)的分布式采樣時鐘的能力和性能變得至關(guān)重要。 以高頻測量為目標(biāo)的系統(tǒng)解決方案，例如電氣測量儀器儀表和多轉(zhuǎn)換器陣列應(yīng)用，將需要尖端的時鐘解決方案。

選擇專門的輔助時鐘解決方案對防止ADC動態(tài)范圍受限非常重要。 根據(jù)目標(biāo)輸入帶寬和頻率，時鐘抖動可能會反過來限制ADC的性能。 轉(zhuǎn)換器的高速JESD204B串行接口的低抖動和相位噪聲、分配鏈路和對齊能力都是對優(yōu)化系統(tǒng)性能極其重要的時鐘屬性。

支持帶JESD204B輸出ADC的多通道低抖動GHz時鐘解決方案繼續(xù)在業(yè)內(nèi)激增。 設(shè)計工程師問我們該如何為其GSPS ADC選擇合適的時鐘解決方案。 下面就是答案和對與將時鐘解決方案與特殊ADC配對產(chǎn)生的技術(shù)影響相關(guān)的部分常見討論的分析。

第2或第3奈奎斯特頻率區(qū)域?qū)拵SPS ADC使用高輸入頻率需要較低的抖動和高速時鐘。 時鐘抖動對ADC性能有什么影響？

由于采用GSPS ADC和直接RF采樣的系統(tǒng)中使用高頻率輸入信號，因此時鐘抖動對系統(tǒng)性能的影響越來越大。 固定量的時鐘抖動可能不會對具有低頻輸入的系統(tǒng)性能產(chǎn)生限制。 隨著ADC輸入頻率提高，相同固定量的時鐘抖動會對系統(tǒng)的信噪比（SNR）產(chǎn)生影響。 ADC的SNR定義為信號功率或噪聲與輸入ADC的總非信號功率的對數(shù)比。

在較高頻率下對快速上升時間信號進(jìn)行采樣時，具有已知量時鐘抖動的ADC采樣時刻將產(chǎn)生更大或更模糊的采樣電壓增量（dV）。 這是因為，高頻信號的壓擺率比低頻信號大。 圖1所示為這種關(guān)系的一個示例：

圖1

ADC時鐘出現(xiàn)固定量的時鐘抖動（dt）后，更高頻率的輸入信號將具有一個更大的采樣電壓誤差dV，此誤差與更低頻率的輸入信號相關(guān)聯(lián)。 這會對ADC的動態(tài)范圍能力產(chǎn)生直接影響。

峰峰值和rms（均方根即平方）抖動之間的區(qū)別是什么？

時鐘信號有兩類抖動會直接影響ADC的性能： 隨機(jī)抖動（RJ）和確定性抖動（DJ）。 確定性抖動源自一個可識別的干擾信號，其幅度大小是有界的。 它由所有其他無用信號特性產(chǎn)生，這些特性包括串?dāng)_、電磁干擾（EMI）輻射、電源噪聲以及同步開關(guān)等周期性調(diào)制。 確定性抖動在時鐘信號上將表現(xiàn)為雜散信號。 這些無用信號還會在ADC產(chǎn)生的數(shù)字頻譜上表現(xiàn)為雜散信號。

隨機(jī)抖動的大小沒有界，而且是高斯抖動。 它可由較不可預(yù)測的影響產(chǎn)生，例如溫度和小型半導(dǎo)體工藝變化。 如果ADC采樣時鐘上存在足夠的隨機(jī)抖動，則可能提高數(shù)據(jù)轉(zhuǎn)換器上的噪聲頻譜密度（NSD）。 將每個RJ和DJ均方根的大小（RSS）相加便可以確定全部抖動對ADC采樣時鐘的影響。

典型時鐘信號上的隨機(jī)抖動大小直方圖應(yīng)為完全正常的高斯分布。 抖動的任何附加確定性分量都將產(chǎn)生雙峰分布。 通過進(jìn)行大量時序測量并確定最小和最大的抖動偏差，可測量峰峰值抖動。 隨著更多測量的進(jìn)行，最小和最大抖動將最終繼續(xù)擴(kuò)大絕對峰峰值。 有效的測量必須是固定的時間和測量樣本數(shù)量。 因此，絕對峰峰抖動值并不是特別有用，除非是基于標(biāo)準(zhǔn)偏差已知的高斯分布。

均方根抖動是高斯曲線內(nèi)一個標(biāo)準(zhǔn)偏差的值。 即使被測樣本大小增加，該值也幾乎不會變化。 這也意味著，均方根抖動值比峰峰抖動值更有意義，并且更易測量。 要使均方根抖動的大小有意義，總抖動必須是高斯分布。 變形的高斯分布圖表示存在確定性抖動分量。 如果可能，應(yīng)識別出確定性抖動分量的根本原因并將其緩和或消除。

圖2

盡管一個理想時鐘信號的所有功率均應(yīng)在單個頻點內(nèi)，但實際的時鐘解決方案會有一些“相位噪聲波裙”大小。 只有隨機(jī)抖動的時鐘信號將形成高斯分布。 任何確定性抖動都將使理想的高斯分布圖變形。 曲線上任意點的相位噪聲功率可從F0處的峰值到F0 + Fm處的目標(biāo)頻點測得。

ADC的輸入時鐘抖動將如何降低SNR和NSD的性能？

ADC的NSD是轉(zhuǎn)換器的主要性能指標(biāo)之一。 NSD定義單位帶寬條件下的整個噪聲功率（在相應(yīng)ADC采樣頻率（fS）采樣）。 NSD是ADC的滿量程信噪比（SNRFS）與任意時鐘抖動下降和噪聲分布于頻譜的奈奎斯特帶寬（fS/2）的函數(shù)。 任意采樣時間誤差都將導(dǎo)致噪聲信號功率的某些部分下降。

隨著時鐘抖動增加，目標(biāo)采樣信號功率的某些部分將以快速傅里葉變換（FFT）散布到其分立頻點外，隨后將變?yōu)樵肼暪β实囊徊糠帧?這是因為時鐘信號相位噪聲附近的信號的采樣時間不理想。 圖2顯示了相位噪聲“波裙”如何從頻域中的理想目標(biāo)信號泄放功率的直觀示例。

圖3

以1 GSPS工作的ADC的理想NSD性能受rms編碼時鐘抖動限制。 時鐘的均方根抖動可能會限制ADC在更高輸入頻率下的動態(tài)范圍。

要得到ADC的總SNR下降值，應(yīng)計算抖動噪聲功率和ADC在目標(biāo)信號頻率下的標(biāo)準(zhǔn)SNR的和的平方根。 當(dāng)ADC采樣時鐘抖動足夠低時，SNRadc = SNR下降，因為轉(zhuǎn)換器的內(nèi)部孔徑抖動和非線性將限制其SNR。 相反地，抖動逐漸增大的采樣時鐘將最終變成ADC SNR性能的限制因素。 這會越來越明顯，因為目標(biāo)信號的頻率更高。 所有可實現(xiàn)ADC的輸出噪聲受SNR性能限制。 隨著輸入電平增大或減小，抖動噪聲分量將相應(yīng)地變化。

ADC的NSD可通過將ADC的滿量程輸入功率減去噪聲功率的SNR下降值計算出，SNR下降值是奈奎斯特頻率的函數(shù)。 通過下式可得出此值。

NSDADC = PowerADC_FS– SNR下降（dBFS） – 10log（fS/2）

圖4

此圖顯示了一個14位寬帶轉(zhuǎn)換器，該轉(zhuǎn)換器在低模擬輸入頻率（<100 MHz）下被內(nèi)部ADC量化和線性限制為–155 dBFS/Hz NSD，無論外部均方根時鐘抖動是否達(dá)到200 fs。 這種情況下，系統(tǒng)時鐘抖動將根據(jù)其均方根幅度確定高模擬輸入頻率（>100 MHz）下的NSD性能。

例如，圖4顯示了寬輸入帶寬具有多種時鐘抖動的14位1 GSPS ADC的NSD影響。 對10 MHz至100 MHz的信號進(jìn)行采樣時，即使200 fs的極高時鐘抖動也不會明顯削弱ADC的NSD性能（–155 dBFS/Hz）。 但是，對1 GHz或2 GHz的輸入信號進(jìn)行采樣時，與低rms時鐘抖動相比，該時鐘的200 fs 均方根抖動將明顯限制ADC性能。 對2 GHz信號進(jìn)行采樣時，200 fs的均方根抖動將導(dǎo)致與目標(biāo)信號功率相關(guān)的ADC噪聲增大12 dB（與50 fs的均方根時鐘抖動相比）。

部分GSPS ADC可使快速輸入時鐘倍數(shù)在ADC內(nèi)部分割，以得出實際的采樣時鐘。 在這種情況下對ADC使用更高速率的采樣時鐘的優(yōu)勢和劣勢是什么？

與僅允許一個選項以1×實際采樣速率輸入時鐘頻率不同，部分ADC允許使用更高倍率的時鐘速率，例如2×、4×或8×采樣速率。 然后可對ADC進(jìn)行配置，將更高頻率的時鐘從內(nèi)部分割為將模擬信號采樣到ADC的更低時鐘倍率。 此類配置有幾個優(yōu)點。

第一個優(yōu)點就是系統(tǒng)板現(xiàn)可使用相同的硬件和時鐘解決方案應(yīng)付多個采樣速率。 在這種情況下，使用較快或較慢采樣速率只需要略微更改ADC的軟件寄存器即可。 例如，以最高時鐘速率使用ADC的電氣測試和測量解決方案，如數(shù)字采樣示波器，現(xiàn)在只需觸摸GUI按鈕，就能為最終用戶提供多種采樣速率選項。 如此，還可對僅存在軟件版本差異的相同電路板進(jìn)行市場細(xì)分。 提供此特性的兩種ADC為AD9680和AD9234，即分別具有14位和12位分辨率的1 GSPS轉(zhuǎn)換器。

第二個優(yōu)點是，與使用更低的1×采樣速率相比，使用更高時鐘頻率的ADC性能更高。 更高頻率的時鐘提供更快的信號壓擺率，因此本身具有更精確的邊沿和更低的抖動。 如前所述，假設(shè)ADC抖動不是限制性能的因素，則更低抖動的時鐘本身可實現(xiàn)更低的NSD和更高的SNR。

第三個優(yōu)點是，可消除計時裝置和板上走線的一個附加時鐘頻率。 這使得系統(tǒng)能夠以更小的時鐘信號倍數(shù)工作，并且降低了整體計時復(fù)雜性。 RF時鐘信號可能被用作允許較慢采樣時鐘使用內(nèi)部分割功能的部分ADC的輸入。

這種采樣配置的一個潛在難題是需要確定能夠在增大的頻率倍數(shù)下實現(xiàn)低抖動的實際計時裝置。 由于具有更高頻率、性能和通道數(shù)的時鐘解決方案已經(jīng)發(fā)布并應(yīng)用于系統(tǒng)板，此難題在某種程度上已經(jīng)緩和。 但是，對更高采樣速率轉(zhuǎn)換器和復(fù)雜配套時鐘裝置的無止境需求依然沒有減少。

我該如何從時鐘裝置獲取頻域相位噪聲曲線并確定特定ADC采樣時鐘頻率的時域均方根抖動？

盡管這兩者描述了同樣的現(xiàn)象，但將時鐘的相位噪聲與特定抖動值相關(guān)聯(lián)可能有點違反常理。 雖然這兩者相關(guān)聯(lián)，但工程師需要跨越頻域和時域鴻溝才能進(jìn)行對應(yīng)。 相位噪聲曲線在頻域中繪制，而時鐘信號的均方根抖動分量反映為時域值。

時域中的乘法類似于頻域中的卷積。 時鐘上的任意相位噪聲波裙或相位調(diào)制雜散噪聲將卷積為數(shù)字信號提供給ADC。 耦合至采樣輸出的時鐘上的噪聲卷積的水平或大小如下式所示。

采樣輸出

時鐘

圖5中的頻域顯示了時鐘信號的一個相位噪聲曲線示例。X軸顯示了相對于載波的頻率偏移，此例中為983 MHz的時鐘。 Y軸是以dBc/Hz表示的相位噪聲密度（與單位為赫茲的載波功率相關(guān)的dB功率）。 從此曲線應(yīng)該能夠清楚看出，以時鐘上的頻率進(jìn)一步觀察相位噪聲時，將會創(chuàng)建相關(guān)噪底并減小逐漸增大的累積相位噪聲的幅度。

圖5

此曲線顯示了與頻率為983 MHz的載波時鐘上的頻率偏移交叉的相位噪聲，其單位為dBc/Hz。 通過此信息可推算出時鐘抖動。

時鐘信號的均方根抖動可通過相位噪聲曲線計算出，方法是將曲線下方的區(qū)域以每十倍頻程分段的方式積分。 盡管現(xiàn)在有在線計算工具可從相位噪聲計算出抖動，但使用幾個數(shù)學(xué)公式也可做到這一點。

通過將每個1 Hz偏移點相加來嘗試計算準(zhǔn)確的抖動不太實用。 因此，通過以端點之間的dB/十倍頻程值得到每個十倍頻程各自的相位噪聲斜率，可得出非常接近的均方根抖動。 理想情況下，寬帶相位噪聲會綜合為一個較大的偏移，該偏移等于采樣頻率。 但是，要確保實例計算有界，我們可以在典型有線應(yīng)用中計算均方根抖動。 我們來看看圖6中的相位噪聲曲線，計算983 MHz載波的10 kHz到20 MHz偏移內(nèi)的抖動。

圖6

可將從圖5中得出的相位噪聲十倍頻程分段曲線細(xì)分為三個分段，以計算983 MHz頻率載波的10 kHz到20 MHz偏移之間的均方根抖動。

總均方根抖動是兩個目標(biāo)頻點之間的曲線下方區(qū)域的和。 這種情況下，估計區(qū)域顯示在標(biāo)記為A、B和C的三個分段中。每個分段端點之間的相位噪聲曲線斜率可輕松估計出，隨后將用于進(jìn)行計算。 整個相位噪聲頻譜L（f）上的周期抖動JPER之間的關(guān)系如下所示：

（f2 – f1）之間的特定頻段內(nèi)的RMS JPER可由下式計算出：

L（f）的頻率軸為對數(shù)標(biāo)尺時，可使用分段函數(shù)估計出相位噪聲。 因此，L（f）可改寫為：

其中，K-1是分段函數(shù)中的分段數(shù)，b是十倍頻程起始頻率的相位噪聲大小，a是單位為dB/十倍頻程的估計斜率，U（f）是階梯函數(shù)。

如果我們將公式3中的L（f）代入公式2，便可以得到：

然后便可使用圖6曲線的每個分段的值計算出均方根抖動，其中fc = 983 MHz：

A： a = –3.44 dB/十倍頻程，起始頻率為f = 10 kHz、b = –116.91 dBc/Hz

B： a = –9.75 dB/十倍頻程，起始頻率為f = 100 kHz、b = –120.35 dBc/Hz

C： a = –18.58 dB/十倍頻程，起始頻率為f = 1 MHz、b = –130.1 dBc/Hz

RMS JPER = 151 fs

最新的GSPS ADC使用JESD204B串行輸出代替LVDS輸出的多路復(fù)用器組。 時鐘解決方案還能如何使用JESD204B將系統(tǒng)內(nèi)的多個ADC對齊到單個樣本？

多通道低抖動GHZ時鐘解決方案可將系統(tǒng)基準(zhǔn)時序信號與稱為SYSREF的信號在JESD204B規(guī)格內(nèi)定義的相應(yīng)時鐘輸出配對。 SYSREF信號是系統(tǒng)內(nèi)使用的JESD204B鏈路的絕對時序基準(zhǔn)信號。 多個儀器、傳感器陣列和雷達(dá)系統(tǒng)都需要將多個同步ADC（2、4、8、16 … 100s）的時間對齊到盡可能少的樣本范圍內(nèi)。 對于此類應(yīng)用，時鐘解決方案的時序靈活性對去偏斜和對齊SYSREF信號到每個相應(yīng)的ADC時鐘非常重要。

圖7

多時鐘輸出配對在與彼此相關(guān)的相位及其關(guān)聯(lián)的輔助SYSREF信號中可能會偏斜。 粗調(diào)和精調(diào)時序可使時鐘和SYSREF在一系列ADC中同步。

具有16個ADC的系統(tǒng)可能需要四個獨立的采集板，每塊板使用四個ADC，并且通過電氣背板直接連接在一起。 根據(jù)其相對于彼此的空間位置和走線之間的交點，每個ADC可在不同的時間看到關(guān)聯(lián)的采樣時鐘邊沿時刻。

在某些情況下，時鐘和關(guān)聯(lián)SYSREF需要對齊到各ADC的同一時間點。 在其他系統(tǒng)中，時鐘相位需要刻意不對齊，以考慮一系列ADC之間的輸入信號相位差異。 對于兩個或四個ADC的交叉，時鐘可能需要顛倒或針對特定90°增量調(diào)整相位。 無論如何，JESD204B時鐘解決方案均可在每個ADC時鐘和SYSREF配對之間提供獨立的偏斜能力，以發(fā)揮采集系統(tǒng)的作用。

圖8

對于JESD204B ADC和DAC，新的時鐘芯片解決方案能夠?qū)⒍鄠€輸出對齊到一個單次或周期性SYSREF信號。 此功能可消除由ADC采集時間和時鐘源之間的空間時鐘路由延遲產(chǎn)生的傳播時間差異。

GSPS ADC提供哪些時鐘解決方案？

GHz時鐘解決方案的相位噪聲或時域抖動是為GSPS ADC選擇時鐘源時考慮的主要性能因素。 對于需要大量ADC的采集系統(tǒng)，最佳的時鐘解決方案還需要提供大量輸出通道以實現(xiàn)其各自的編碼速率。 一個次要性能因素是在JESD204B鏈路內(nèi)使用系統(tǒng)基準(zhǔn)參數(shù)時的同步能力，此能力可進(jìn)一步增強(qiáng)時鐘系統(tǒng)的各項功能。

AD9525提供七個均方根抖動僅為50 fs的3.3 GHz輸出時鐘配對，以及在JESD204B接口的框架內(nèi)部可用作SYSREF專用同步輸出。

AD9528不僅提供七個1 GHz輸出時鐘配對，而且提供輔助SYSREF信號，這些信號的每個時鐘配對均可去偏斜，以在單個采樣對齊脈沖內(nèi)對齊相應(yīng)的ADC。

HMC7044是一款高性能的3 GHz 14輸出抖動衰減器，附帶JESD204B SYSREF支持。

結(jié)論

最新高帶寬和寬帶ADC的編碼時鐘相位噪聲和抖動的幅度需要逐漸減小。 盡管可選用許多時鐘解決方案與這些高頻ADC一同使用，但那些目標(biāo)帶寬具有極低相位噪聲并且能夠同步許多ADC的解決方案才是最佳的解決方案。

典型時鐘解決方案的相位噪聲曲線可轉(zhuǎn)換成時域，以確定均方根抖動和對ADC動態(tài)范圍的潛在影響。 高級時鐘解決方案的另一個優(yōu)點具有能夠在JESD204B框架內(nèi)對時鐘信號配對去偏斜的獨特SYSREF。 為GSPS ADC選擇的關(guān)鍵輔助時鐘元件可能會維持或降低ADC的性能，具體取決于目標(biāo)采集信號頻率。