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(a) FDLs設計方案1 (b) FDLs設計方案2 (c) FDLs設計方案3
圖2 FDLs設計方案
圖2a中，F(xiàn)DL緩存由N個延遲線構成，每個延遲線提供不同的延遲時間，但每個延遲線提供的延遲是固定的，延遲范圍為0到最大緩存時間B＝(N－1)b，b為單個延遲單元(圖中表示為一個圈)的延遲時間，N為FDLs的級數(shù)。
圖2b所示的FDL緩存也有N個延遲線，但與圖2a不同的是每個延遲線提供的延遲時間不固定，在0～B之間可變，其中B＝(N－1)b＝(20＋21＋,…,＋2n)b。圖中矩形框表示的是2:2的交叉單元，這種結構稱為“可變延遲的”FDL緩存。固定延遲的FDL緩存實現(xiàn)較簡單，但應用不夠靈活；可變延遲的FDL緩存代價較大(主要與2:2的交叉單元數(shù)目成正比)。
圖2c所示的結構是上述兩種結構的混合結構。每個延遲線都提供可變的延遲，但延遲的范圍各不相同，下限都為0，上限分別為b，2b，…，(N－1)b。
如圖3所示，F(xiàn)DLs由于自身設計的局限性，會出現(xiàn)出端沖突問題。
圖3a所示是兩個突發(fā)數(shù)據(jù)包在同一條波長上先后到來，通過FDLs時，由于各自的時延不同，它們在FDLs的出口處產(chǎn)生了沖突。圖3b所示是到達的突發(fā)數(shù)據(jù)包與已經(jīng)緩存在FDLs中的突發(fā)數(shù)據(jù)包沖突，此沖突的存在會對節(jié)點的交換性能產(chǎn)生一定的影響。

(b) 出端沖突情況2
圖3 FDLs出端沖突

OBS交換結構中FDLs和TWC的研究