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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷(xiāo)售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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基于Xilinx Virtex-4 FPGA開(kāi)發(fā)平臺(tái)驗(yàn)證并完成LCD大屏幕拼接系統(tǒng)的設(shè)計(jì)
隨著各種圖形、圖像內(nèi)容質(zhì)量的不斷提升以及系統(tǒng)運(yùn)行實(shí)時(shí)顯示的需要,金融、通信、交通、能源、安全、軍事等越來(lái)越多的行業(yè)需要建立能夠?qū)崟r(shí)整合多路信號(hào)輸入的超大...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載21:Spartan
為了更好的控制時(shí)鐘,Virtex-6器件分成若干個(gè)時(shí)鐘區(qū)域,最小器件有6個(gè)區(qū)域,最大器件有18個(gè)區(qū)域。每個(gè)時(shí)鐘區(qū)域高40個(gè)CLB。在時(shí)鐘設(shè)計(jì)中,推薦使用...
FPGA調(diào)試設(shè)計(jì)的指導(dǎo)原則
對(duì)于FPGA調(diào)試,主要以Intel FPGA為例,在win10 Quartus ii 17.0環(huán)境下進(jìn)行仿真和調(diào)試,開(kāi)發(fā)板類(lèi)型EP4CE15F17。
本文涵蓋了在 Versal GTY 和 GTYP 中使用模式生成器和檢查器時(shí)對(duì)以下操作的限制
使用VHDL實(shí)現(xiàn)Flash讀寫(xiě)控制器設(shè)計(jì)
首先拋出重點(diǎn):使用Xilinx的平臺(tái),最大的難點(diǎn)在于,要自己設(shè)計(jì)一個(gè)Flash讀寫(xiě)控制器。
賽靈思(Xilinx)如何實(shí)現(xiàn)更出色的工業(yè)自動(dòng)化應(yīng)用?
Xilinx All Programmable 平臺(tái)和解決方案可實(shí)現(xiàn)更出色的工業(yè)自動(dòng)化和工業(yè)成像應(yīng)用。Xilinx FPGA 和 Zynq-7000 A...
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用?(1)
最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書(shū)(white paper,wp272.pdf),名字叫《Get Smart About Reset:T...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載22:Spartan
除了豐富的時(shí)鐘網(wǎng)絡(luò)以外,Xilinx還提供了強(qiáng)大的時(shí)鐘管理功能,提供更多更靈活的時(shí)鐘。Xilinx在時(shí)鐘管理上不斷改進(jìn),從Virtex-4的純數(shù)字管理單...
如何解決MPSoC萬(wàn)兆以太網(wǎng)應(yīng)用中UDP接收丟包問(wèn)題
本文介紹如何使能 Linux 網(wǎng)絡(luò)協(xié)議棧中的 RFS(receive flow steering)功能以?xún)?yōu)化 MPSoC APU 的并行處理能力,解決丟包問(wèn)題。
FPGA芯片內(nèi)部結(jié)構(gòu)解析(1)
以Xilinx主流的7系列為例,一顆FPGA內(nèi)部通常都會(huì)有數(shù)千到數(shù)十萬(wàn)不等的可配置邏輯塊(Configurable Logic Block,簡(jiǎn)稱(chēng)CLB)
Vivado設(shè)計(jì)套件助力快速編譯設(shè)計(jì)并達(dá)到性能目標(biāo)
Suhel?Dhanani AMD 自適應(yīng) SoC 與 FPGA 事業(yè)部軟件營(yíng)銷(xiāo)總監(jiān) 在設(shè)計(jì)規(guī)模和復(fù)雜性不斷增長(zhǎng)的世界里,SoC 和 FPGA 設(shè)計(jì)需要...
Xilinx SRL16E如何實(shí)現(xiàn)16移位寄存器
在做FPGA的開(kāi)發(fā)過(guò)程中經(jīng)常會(huì)使用到移位寄存器,一般我們使用移位寄存器的目的都是為了將某個(gè)信號(hào)進(jìn)行打拍,使得時(shí)序符合我們的需求。
FPGA設(shè)計(jì)全流程:ModelsimSynplify.ProISE
介紹如何編譯HDL必須的Xilinx庫(kù)和結(jié)構(gòu)仿真。創(chuàng)建將被編譯庫(kù)的目錄在編譯庫(kù)之前,最好先建立一個(gè)目錄(事實(shí)上必須建立一個(gè)目錄),步驟如下
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)Xilinx 1393 0
無(wú)任是用CPU作為系統(tǒng)的主要器件,還是用FPGA作為系統(tǒng)的主要器件,系統(tǒng)設(shè)計(jì)中首先要考慮到的問(wèn)題就是處理器的啟動(dòng)加載問(wèn)題。
學(xué)習(xí)FPGA新IP核的正確打開(kāi)方式
FPGA開(kāi)發(fā)過(guò)程中,利用各種IP核,可以快速完成功能開(kāi)發(fā),不需要花費(fèi)大量時(shí)間重復(fù)造輪子。
AMD-Xilinx MPSoC的Watchdog在Linux中使用的簡(jiǎn)明教程
AMD-Xilinx MPSoC的器件里,提供了內(nèi)置的Watchdog
在X86處理器上跑嵌入式應(yīng)用程序的Software Emulation
在 Vitis 流程中,編譯的目標(biāo)分為軟件仿真(software emultion),硬件仿真(hardware emulation)以及硬件(hard...
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