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標(biāo)簽 > verilog語(yǔ)言
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在verilog中雖然沒有system verilog的assertion,但是我們依舊可以使用display打印檢查各類錯(cuò)誤,在RTL級(jí)的仿真中能夠快...
2023-08-27 標(biāo)簽:芯片設(shè)計(jì)仿真器RTL 1639 0
verilog/systemverilog中隱藏的初始化說明
在Verilog和SystemVerilog中經(jīng)常需要在使用變量或者線網(wǎng)之前,期望變量和線網(wǎng)有對(duì)應(yīng)的初始值
2023-08-25 標(biāo)簽:仿真器VaRVerilog語(yǔ)言 1390 0
Foreach對(duì)Associative Array的constraint約束問題記錄分享
systemverilog constraint中的foreach可以對(duì)數(shù)組進(jìn)行遍歷和約束,常用于普通數(shù)組,隊(duì)列或者動(dòng)態(tài)數(shù)組。
2023-08-21 標(biāo)簽:仿真器Verilog語(yǔ)言 1424 0
RTL設(shè)計(jì)規(guī)范有哪些?一個(gè)RTL用例設(shè)計(jì)介紹
D觸發(fā)器結(jié)構(gòu)如下圖所示,先有時(shí)鐘上升沿,然后才有D的值賦給Q,沒有上升沿Q值保持不變,時(shí)序邏輯在時(shí)鐘上升沿/下降沿后才變化
2023-08-18 標(biāo)簽:計(jì)數(shù)器RTLD觸發(fā)器 2358 0
如何給每個(gè)RM添加約束?對(duì)RM添加約束的步驟有哪些呢?
在常規(guī)非DFX(Dynamic Function eXchange)的Vivado設(shè)計(jì)中,我們可能會(huì)碰到給某一個(gè)指定的模塊添加特定的約束。
2023-08-17 標(biāo)簽:低電平時(shí)鐘約束Verilog語(yǔ)言 1039 0
SystemVerilog中的$timeformat是做什么的?
在SystemVerilog中,輸出信息顯示時(shí)間時(shí),經(jīng)常會(huì)在輸出信息格式中指定“%t”格式符,一般情況下“%t”輸出的格式都是固定的,但是這樣固定的輸出...
2023-08-16 標(biāo)簽:仿真器字符串Verilog語(yǔ)言 2812 0
設(shè)計(jì)一個(gè)計(jì)數(shù)器來(lái)講解時(shí)序邏輯
時(shí)序邏輯是Verilog HDL 設(shè)計(jì)中另一類重要應(yīng)用。從電路特征上看來(lái),其特點(diǎn)為任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入,而且還和電路原來(lái)的狀態(tài)有關(guān)。
SPI總線的原理與Verilog設(shè)計(jì)實(shí)現(xiàn)
SPI(Serial Peripheral Interface,串行外圍設(shè)備接口),是Motorola公司提出的一種同步串行接口技術(shù)
2023-08-14 標(biāo)簽:SPI總線數(shù)模轉(zhuǎn)換器Flash存儲(chǔ)器 1383 0
復(fù)制Vivado工程路徑vivado_prj\at7.srcs\sources_1\ip\mig_7series_0下的mig_7series_0文件夾...
2023-08-12 標(biāo)簽:DDR3緩存器FIFO存儲(chǔ) 1634 0
我們知道,Verdi橫空出世,大大加速了數(shù)字設(shè)計(jì)驗(yàn)證的debug的效率,verdi波形格式是fsdb,壓縮率高,逐步取代了VCD波形,但是有些芯片設(shè)計(jì)環(huán)...
2023-08-12 標(biāo)簽:轉(zhuǎn)換器芯片設(shè)計(jì)VCD 2867 0
綜合就是把Verilog、VHDL轉(zhuǎn)換成網(wǎng)表的過程。綜合按照是否考慮物理布局信息可分為邏輯綜合和物理綜合。
2023-08-09 標(biāo)簽:轉(zhuǎn)換器EDA工具Verilog語(yǔ)言 1142 0
SystemC是基于C++的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言,兼具描述硬件電路模型和面向?qū)ο蟮某橄竽芰Α?/p>
2023-08-07 標(biāo)簽:芯片設(shè)計(jì)仿真器C語(yǔ)言 1309 0
數(shù)字電路設(shè)計(jì)中的一款強(qiáng)大工具—Verilog編程語(yǔ)言介紹
Verilog是一種硬件描述語(yǔ)言,用于描述數(shù)字電路的結(jié)構(gòu)和行為。與傳統(tǒng)的編程語(yǔ)言不同,Verilog更加注重電路的行為和時(shí)序特性。
本文旨在幫助大家降低在編碼過程中寫出低性能和耗內(nèi)存的概率,只要大家在寫代碼時(shí)稍注意下,積少成多。
2023-07-26 標(biāo)簽:編碼器計(jì)數(shù)器運(yùn)算器 1246 0
pyverilog是一個(gè)非常強(qiáng)大的verilog分析工具,本節(jié)介紹pyverilog的使用
2023-07-26 標(biāo)簽:Linux系統(tǒng)虛擬機(jī)python 4542 0
如何實(shí)現(xiàn)一種基于FPGA的橫向FIR濾波器設(shè)計(jì)?
設(shè)經(jīng)過AD采集得到的輸入序列為x(n),其通過單位沖激響應(yīng)為h(n)的因果FIR濾波器后,輸出y(n)在時(shí)域可表示為線性卷積和的形式
2023-07-25 標(biāo)簽:FPGA設(shè)計(jì)寄存器fir濾波器 734 0
在Verilog和SystemVerilog中經(jīng)常需要在使用變量或者線網(wǎng)之前,期望變量和線網(wǎng)有對(duì)應(yīng)的初始值
2023-07-24 標(biāo)簽:驅(qū)動(dòng)器仿真器Verilog語(yǔ)言 694 0
簡(jiǎn)述進(jìn)行?IC設(shè)計(jì)的方法和設(shè)計(jì)流程
IC設(shè)計(jì)是一門非常復(fù)雜的科學(xué),在IC生產(chǎn)流程中,IC芯片主要由專業(yè)IC設(shè)計(jì)公司進(jìn)行規(guī)劃、設(shè)計(jì),如聯(lián)發(fā)科、高通、Intel等國(guó)際知名大廠,都自行設(shè)計(jì)各自專...
2023-07-19 標(biāo)簽:CMOSIC設(shè)計(jì)EDA工具 2127 0
ignore_bins和default兩者之間有些什么細(xì)微差別呢?
在SystemVerilog中,經(jīng)常會(huì)需要將一些值或者翻轉(zhuǎn)行為從覆蓋率中排除掉,ignore_bins是經(jīng)常被用到的一種方式,其實(shí)除了ignore_bins之外
2023-07-14 標(biāo)簽:EDA工具仿真器Verilog語(yǔ)言 2543 0
當(dāng)RTL代碼的接口中存在數(shù)組形式的接口時(shí)如何處理?
當(dāng)在SpinalHDL中調(diào)用別人的RTL代碼時(shí),需要采用BlackBox進(jìn)行封裝。對(duì)于大多數(shù)場(chǎng)景,想必小伙伴們都已輕車熟路。
2023-07-12 標(biāo)簽:轉(zhuǎn)換器RTLVerilog語(yǔ)言 607 0
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