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本文運用黑盒測試的基本理論，提出了FPGA邏輯設(shè)計的測試模型，分析了FPGA邏輯設(shè)計的基本方法和步驟，最后結(jié)合一個實際項目說明了FPGA邏輯設(shè)計的測試驗證過程。
關(guān)鍵詞：黑盒測試 FPGA 模擬
FPGA （現(xiàn)場可編程邏輯器件）技術(shù)近幾年來得到了飛速發(fā)展。在FPGA設(shè)計中，用戶可通過現(xiàn)場編程和配置來改變芯片內(nèi)部連接和元件參數(shù)，從而獲得所需要的電路功能。結(jié)合一些EDA工具，運用Verilog HDL語言，現(xiàn)在的數(shù)字系統(tǒng)可以直接根據(jù)設(shè)計要求，以自頂向下的方式設(shè)計，并相應(yīng)地完成系統(tǒng)描述，仿真，集成和驗證等環(huán)節(jié)，直到最后生成所需的器件。為了提高FPGA邏輯設(shè)計可靠性，有必要使用一套完善的方法進行測試和模擬仿真。本文根據(jù)黑盒測試的有關(guān)原理提出了一種關(guān)于FPGA邏輯設(shè)計的測試模型，該模型結(jié)合QUARTUS和MODELSIM等EDA工具軟件，展示了測試FPGA邏輯設(shè)計的原則和流程。本文第2部分對測試模型及測試流程進行詳細的介紹，第3部分介紹了該模型在核心路由器ATM網(wǎng)絡(luò)接口設(shè)計中的應(yīng)用。
關(guān)鍵詞：黑盒測試 FPGA 模擬
FPGA （現(xiàn)場可編程邏輯器件）技術(shù)近幾年來得到了飛速發(fā)展。在FPGA設(shè)計中，用戶可通過現(xiàn)場編程和配置來改變芯片內(nèi)部連接和元件參數(shù)，從而獲得所需要的電路功能。結(jié)合一些EDA工具，運用Verilog HDL語言，現(xiàn)在的數(shù)字系統(tǒng)可以直接根據(jù)設(shè)計要求，以自頂向下的方式設(shè)計，并相應(yīng)地完成系統(tǒng)描述，仿真，集成和驗證等環(huán)節(jié)，直到最后生成所需的器件。為了提高FPGA邏輯設(shè)計可靠性，有必要使用一套完善的方法進行測試和模擬仿真。本文根據(jù)黑盒測試的有關(guān)原理提出了一種關(guān)于FPGA邏輯設(shè)計的測試模型，該模型結(jié)合QUARTUS和MODELSIM等EDA工具軟件，展示了測試FPGA邏輯設(shè)計的原則和流程。本文第2部分對測試模型及測試流程進行詳細的介紹，第3部分介紹了該模型在核心路由器ATM網(wǎng)絡(luò)接口設(shè)計中的應(yīng)用。
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