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總線時(shí)鐘結(jié)構(gòu)
科利登系統(tǒng)有限公司
大部分并行總線和高速串行總線的區(qū)別主要在于發(fā)送端和接收端不同的同步方式。由于其很高的復(fù)雜性，總線時(shí)鐘結(jié)構(gòu)成為芯片架構(gòu)的最主要部分(表1)。
? 傳統(tǒng)的中心時(shí)鐘并行總線受core-to-bus 時(shí)鐘速度比率的限制
? 高并行總線會(huì)有數(shù)據(jù)和時(shí)鐘之間的偏差問題
? 總線自己擁有“本地“時(shí)鐘的結(jié)構(gòu)稱作源同步結(jié)構(gòu)
? 源同步總線可以使用以下三種總線時(shí)鐘結(jié)構(gòu)之一：
o 時(shí)鐘前向(Clock forwarding) － 總線專用的,一直運(yùn)行的時(shí)鐘信號(hào)
o 鎖定前向(Latch forwarding) － 總線專用的，傳送數(shù)據(jù)時(shí)才有效的latch 信號(hào)
o 嵌入時(shí)鐘(Embedded clock) － 沒有專門的時(shí)鐘信號(hào)，時(shí)序信息從數(shù)據(jù)信號(hào)
中提取表 1 總線時(shí)鐘結(jié)構(gòu)的分類及應(yīng)用
科利登系統(tǒng)有限公司
大部分并行總線和高速串行總線的區(qū)別主要在于發(fā)送端和接收端不同的同步方式。由于其很高的復(fù)雜性，總線時(shí)鐘結(jié)構(gòu)成為芯片架構(gòu)的最主要部分(表1)。
? 傳統(tǒng)的中心時(shí)鐘并行總線受core-to-bus 時(shí)鐘速度比率的限制
? 高并行總線會(huì)有數(shù)據(jù)和時(shí)鐘之間的偏差問題
? 總線自己擁有“本地“時(shí)鐘的結(jié)構(gòu)稱作源同步結(jié)構(gòu)
? 源同步總線可以使用以下三種總線時(shí)鐘結(jié)構(gòu)之一：
o 時(shí)鐘前向(Clock forwarding) － 總線專用的,一直運(yùn)行的時(shí)鐘信號(hào)
o 鎖定前向(Latch forwarding) － 總線專用的，傳送數(shù)據(jù)時(shí)才有效的latch 信號(hào)
o 嵌入時(shí)鐘(Embedded clock) － 沒有專門的時(shí)鐘信號(hào)，時(shí)序信息從數(shù)據(jù)信號(hào)
中提取表 1 總線時(shí)鐘結(jié)構(gòu)的分類及應(yīng)用
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