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      電子發燒友網>電子資料下載>試題試卷>電子技術試卷>數字電路FPGA筆試大全

      數字電路FPGA筆試大全

      2011-10-28 | doc | 45 KB | 次下載 | 免費

      資料介紹

      ?

      　　FPGA設計一個很重要的設計是時序設計，而時序設計的實質就是滿足每一個觸發器的建立(Setup)/保持(Hold)時間的要求。

      　　建立時間(Setup Time)：是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器;

      　　保持時間(Hold Time)：是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間， 如果保持時間不夠，數據同樣不能被打入觸發器。

      　　FPGA設計分為同步電路設計和同步電路設計，然而很多異步電路設計都可以轉化為同步電路設計，在設計時盡量采用同步電路進行設計。對于同步電路可以轉化的邏輯必須轉化，不能轉化的邏輯，應將異步的部分減到最小，而其前后級仍然應該采用同步設計。

      　　為了讓同步電路可靠地運行，就要對時鐘偏差進行控制，以使時鐘偏差減小到可用的范圍。影響時鐘偏差的主要有以下幾個因素：

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