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高速電路電源分配網絡的時域分析與設計

3134653 2024-09-21 | pdf | 11.32 MB | 次下載 | 1積分

資料介紹

隨著數字集成電路工藝向 10nm 甚至更小尺寸發(fā)展，高速系統的時鐘主頻和瞬態(tài) 電流不斷提升，而工作電壓卻不斷降低，這將進一步拓寬電壓噪聲帶寬并降低電壓噪聲絕對容限。此外，與工藝技術的持續(xù)改進相反，印刷電路板和封裝的互連技術相對保持不變，由于寄生效應，電源分配網絡在高頻情況下表現出更加突出的感性。因此，電源分配網絡的分析與設計面臨更加嚴峻的考驗。電源噪聲作為衡量電源分配網絡性能的重要參數之一，和芯片的電流激勵形式密切相關。對于相同的電源分配網絡輸入阻抗，不同的電流激勵形式對應的電源噪聲解析表達式不同，電源分配網絡的時域分析與設計技術不同。針對高速數字系統中常見的階躍電流和三角電流，該文提出了基于電源分配網絡等效簡化的電源噪聲計算與分析技術和利用有效去耦上升時間選擇去耦電容的電源分配網絡時域設計方法，歸納如下： 1) 在輸入電流激勵形式為階躍電流的條件下，第一，等效簡化電源分配網絡模型的同時，理論推導了電源分配網絡簡化過程中產生的最大誤差；第二，利用簡化的模型計算電源噪聲，并定量分析了最大電源電源噪聲與電流激勵上升時間和去耦電容相關參數的關系，確定影響電源噪聲幅度的因素，為電源分配網絡電源噪聲的抑制奠定重要的理論基礎。通過與軟件 ADS 的仿真結果對比，驗證了該方法的正確性。 2) 針對電源分配網絡中常見的三角電流形式，推導出需要添加去耦網絡的電流激勵上升時間的臨界條件以及去耦電容能有效去耦的電流激勵上升時間范圍。通過進一步研究去耦電容最大電壓噪聲與上升時間和電容參數的關系，提出利用有效去耦上升時間選擇去耦電容的方法。最后利用該方法對四種典型的輸入激勵進行電源分配網絡設計。實驗結果表明，與傳統的頻域目標阻抗法相比，這種方法至少可減少 31.6% 的電容數量，簡化去耦網絡，降低設計成本。