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控制啟動(dòng)和關(guān)閉電源序列

2512927 2022-11-25 | pdf | 262.32KB | 次下載 | 免費(fèi)

資料介紹

微處理器、FPGA、DSP、模數(shù)轉(zhuǎn)換器 (ADC) 和片上系統(tǒng) (SoC) 設(shè)備通常采用多個(gè)電壓軌運(yùn)行。為防止鎖定、總線爭(zhēng)用問(wèn)題和高浪涌電流，設(shè)計(jì)人員需要以特定順序啟動(dòng)和關(guān)閉這些電源軌。這是一個(gè)稱為電源序列控制或電源排序的過(guò)程，有許多解決方案可以有效地做到這一點(diǎn)。微處理器、FPGA、DSP、模數(shù)轉(zhuǎn)換器 (ADC) 和片上系統(tǒng) (SoC) 設(shè)備通常采用多個(gè)電壓軌運(yùn)行。為防止鎖定、總線爭(zhēng)用問(wèn)題和高浪涌電流，設(shè)計(jì)人員需要以特定順序啟動(dòng)和關(guān)閉這些電源軌。這是一個(gè)稱為電源序列控制或電源排序的過(guò)程，有許多解決方案可以有效地做到這一點(diǎn)。需要電壓排序的復(fù)雜設(shè)備可能具有用于內(nèi)核和模擬模塊的電壓軌，這些模塊需要在數(shù)字 I/O 軌之前上電。某些設(shè)計(jì)可能需要不同的順序，但無(wú)論如何，需要正確的加電和斷電順序以避免出現(xiàn)問(wèn)題。需要電壓排序的復(fù)雜設(shè)備可能具有用于內(nèi)核和模擬模塊的電壓軌，這些模塊需要在數(shù)字 I/O 軌之前上電。某些設(shè)計(jì)可能需要不同的順序，但無(wú)論如何，需要正確的加電和斷電順序以避免出現(xiàn)問(wèn)題。為提供有效的斜坡上升和關(guān)斷而出現(xiàn)的各種電源定序器、監(jiān)視器和監(jiān)控器也采用了監(jiān)視電壓和電流水平的技術(shù)來(lái)計(jì)算功率水平，以保護(hù)復(fù)雜的集成電路和子組件。為提供有效的斜坡上升和關(guān)斷而出現(xiàn)的各種電源定序器、監(jiān)視器和監(jiān)控器也采用了監(jiān)視電壓和電流水平的技術(shù)來(lái)計(jì)算功率水平，以保護(hù)復(fù)雜的集成電路和子組件。本文將解釋電源排序的細(xì)節(jié)，討論電源排序規(guī)范和技術(shù)，以及如何應(yīng)用電源排序器來(lái)實(shí)現(xiàn)指定的電源軌時(shí)序和排序。本文將解釋電源排序的細(xì)節(jié)，討論電源排序規(guī)范和技術(shù)，以及如何應(yīng)用電源排序器來(lái)實(shí)現(xiàn)指定的電源軌時(shí)序和排序。為什么要擔(dān)心電源時(shí)序？為什么要擔(dān)心電源時(shí)序？FPGA 和類似的復(fù)雜 IC 在內(nèi)部被分解為許多電源域。這些 IC 中的大多數(shù)在啟動(dòng)或關(guān)閉設(shè)備時(shí)都需要特定的順序。例如，F(xiàn)PGA 通常分別為核心邏輯、I/O 和輔助電路供電。FPGA 和類似的復(fù)雜 IC 在內(nèi)部被分解為許多電源域。這些 IC 中的大多數(shù)在啟動(dòng)或關(guān)閉設(shè)備時(shí)都需要特定的順序。例如，F(xiàn)PGA 通常分別為核心邏輯、I/O 和輔助電路供電。內(nèi)核通常包括 FPGA 的處理器和邏輯基礎(chǔ)。該域的特點(diǎn)是低電壓和高電流功率分布。由于電壓極低，精度要求非常高，而且由于數(shù)字負(fù)載的動(dòng)態(tài)特性，瞬態(tài)性能必須非常好。I/O 表示 FPGA 的各種輸入和輸出。電壓要求取決于接口類型。通常，電壓電平將大于核心的電壓電平。電流需求因 I/O 的類型、數(shù)量和速度而異。內(nèi)核通常包括 FPGA 的處理器和邏輯基礎(chǔ)。該域的特點(diǎn)是低電壓和高電流功率分布。由于電壓極低，精度要求非常高，而且由于數(shù)字負(fù)載的動(dòng)態(tài)特性，瞬態(tài)性能必須非常好。I/O 表示 FPGA 的各種輸入和輸出。電壓要求取決于接口類型。通常，電壓電平將大于核心的電壓電平。電流需求因 I/O 的類型、數(shù)量和速度而異。輔助電路包括 FPGA 中的噪聲敏感模擬電路，例如鎖相環(huán) (PLL) 和其他模擬電路元件。電流要求相當(dāng)?shù)停y波電壓是一個(gè)主要問(wèn)題，必須將其降至最低。模擬部分的紋波會(huì)導(dǎo)致 PLL 中的過(guò)度抖動(dòng)和相位噪聲，以及放大器中的雜散響應(yīng)。輔助電路包括 FPGA 中的噪聲敏感模擬電路，例如鎖相環(huán) (PLL) 和其他模擬電路元件。電流要求相當(dāng)?shù)停y波電壓是一個(gè)主要問(wèn)題，必須將其降至最低。模擬部分的紋波會(huì)導(dǎo)致 PLL 中的過(guò)度抖動(dòng)和相位噪聲，以及放大器中的雜散響應(yīng)。以不正確的順序啟動(dòng)每個(gè)域的電源可能會(huì)導(dǎo)致問(wèn)題，并可能導(dǎo)致 FPGA 損壞。考慮 I/O 部分基于在三態(tài)總線上發(fā)送和接收數(shù)據(jù)。I/O 控制由內(nèi)核處理。如果 I/O 域在內(nèi)核之前上電，則 I/O 管腳以不確定狀態(tài)結(jié)束。如果外部總線組件上電，則可能存在總線爭(zhēng)用，導(dǎo)致 I/O 驅(qū)動(dòng)器中出現(xiàn)高電流。因此，內(nèi)核應(yīng)該在 I/O 域之前啟動(dòng)。重要的是查閱供應(yīng)商的 FPGA 規(guī)范，以了解推薦的電源應(yīng)用和關(guān)閉順序，以及電源軌之間的最大差分電壓。