超低功耗電子電路系統設計原則
以手機為代表的電池供電電路的興起，為便攜式儀表開創了一個新的紀元。超低功耗電路系統(包括超低功耗的電源、單片機、放大器、液晶顯示屏等)已經對電路設計人員形成了極大的誘惑。毫無疑問，超低功耗電路設計已經對低功耗電路提出了挑戰，并將擴展成為電子電路中的一個重要應用領域。
雖然超低功耗設計仍然是在CMOS集成電路(IC)基礎上發展起來的，但是因為用戶眾多，數千種專用或通用超低功耗IC不斷涌現，使設計人員不再在傳統的CMOS型IC上下功夫，轉而選擇新型超低功耗IC，致使近年來產生了多種超低功耗儀表。電池供電的水表、暖氣表和煤氣表近幾年能夠發展起來就是一個證明。目前，電池供電的單片機則是超低功耗IC的代表。
本文將對超低功耗電路設計原則進行分析，并就怎樣設計成超低功耗的產品作一些論述，從而證明了這種電路在電路結構和性價比等方面對傳統電路極具競爭力。
1、CMOS集成電路的功耗分析
無論是低功耗還是超低功耗IC，主要還是建立在CMOS電路基礎上的。雖然超低功耗IC對單元電路進行了新形式的設計，但作為功耗分析，仍然離不開CMOS電路基本原理。以74系列為代表的TTL集成電路，每門的平均功耗約為10mW；低功耗的TTL集成電路，每門平均功耗只有1mW。74系列高速CMOS電路，每門平均功耗約為10μW；而超低功耗CMOS通用小規模IC，整片的靜態平均功耗卻可低于10μW。傳統的單片機，休眠電流常在50μA~2mA范圍內；而超低功耗的單片機休眠電流可達到1μA以下。
CMOS電路的動態功耗不僅取決于負載，而且就電路內部而言，功耗與電源電壓、集成度、輸出電平以及工作頻率都有密切聯系。因此設計超低功耗電路時不得不對全部元件的內外性質做仔細分析。
CHMOS或CMOS電路的功耗特性一般可以表示為：
P=PD+PA
式中， P--總功耗
PD--靜態功耗，
PD=VDD·IDD (1)
PA--動態功耗，
PA=PTC+PC＝VDD·ITC+Fclv2dd (2)
PTC --瞬時導通功耗
PC--輸出電容充放電功耗
VDD--工作電源電壓
IDD--靜態時由電源流向電路內部的電流
ITC--脈沖電流的時間平均值
f--輸入脈沖重復頻率
CL--電路輸出端的負載電容
式(1)為靜態功耗表達式。其中，靜態功耗電流IDD值常用于評價電路的靜態功耗大小。它以電路中流經各PN結的反向漏電流為主，而且它與電源電壓VDD有關，隨著VDD的加大，IDD亦增大。
式(2)為總的動態功耗表達式。動態功耗體現在電路進行邏輯狀態轉換過程中內部消耗