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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA Verilog教程的學(xué)習(xí)課件免費(fèi)下載

      FPGA Verilog教程的學(xué)習(xí)課件免費(fèi)下載

      2021-02-05 | rar | 0.30 MB | 次下載 | 免費(fèi)

      資料介紹

      　　Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言：

      　　- 用Verilog HDL描述的電路設(shè)計(jì)就是該電路

      　　的 Verilog HDL模型。

      　　- Verilog HDL 既是一種行為描述的語(yǔ)言也

      　　是一種結(jié)構(gòu)描述的語(yǔ)言。

      　　這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種：

      　　系統(tǒng)級(jí)（system）： 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模

      　　算法級(jí)（algorithmic）： 用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。

      　　RTL級(jí)（Register Transfer Level）： 描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。

      　　門級(jí)（gate-level）： 描述邏輯門以及邏輯門之間的連接的模型。

      　　開(kāi)關(guān)級(jí)（switch-level）： 描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。

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