一、回答問題

　　1、敘述摩爾定律；

　　答：不斷提高產品的性能價格比是微電子技術發展的動力， 集成電路芯片的集成度每三年提高 4 倍，而加工特征尺寸縮小 2 倍，這就是摩爾定律

　　2、簡述門陣列與FPGA 異同；

　　答： FPGA 是現場可編程門陣列。

　　3、畫圖說明FPGA 的開發流程；

　　答：系統規范， 模塊設計（系統設計規范） ，設計輸入（HDL 語言描述IP 核），功能仿真（輸入設計文件.v。vhd），綜合（時序、面積、功耗約束，工藝庫） ，布局布線（ I/O 指派，布局布線約束），時序驗證（反標注文件.sdf），配置下載。

　　4、解釋在FPGA 設計過程中“庫”的作用；

　　答：Verilog 設計文件中所有模塊和UDPs（用戶定義元語）必須被編譯到一個或多個設計庫中。Modelsim 系統中設計中設計庫含有以下信息：可重指定執行代碼，調整信息和從屬信息等。該庫設計分為兩類：一類是資源庫，另一類是工作庫。資源庫是一個典型的靜態庫，用于存儲第三方提供的已編譯好的參考設計， 可用作設計源文件的一部分。用戶可以創建自己的資源庫，也可以直接使用其他設計組或第三方（如器件廠家）提供的資源庫。

　　設計庫是一個目錄或存檔文件， 用于存儲當前設計單元的編譯結果， 當更新設計并沖編譯時，工作庫內容即被修改。工作庫中設計單元的編譯結果，當更新設計并重編譯時，工作庫內容即被修改。工作庫中的設計單元由Verilog 模塊、UDPs 和System C 模塊等組成。默認情況下， 設計庫以目錄的結構來存儲， 其內的每個設計單元存儲為一個子目錄， 也可以使用vlib 命令的-archive 參數創建存檔文件，將設計庫配置成一個存檔文件方式。

　　5、FPGA 器件中專用時鐘引腳的作用是什么；與其它引腳的區別是什么；

　　答：引入外部全局時鐘，其與每一個LE 或CLB 相連。

　　6、為什么芯片的功耗與信號的翻轉率（高低電平轉換的次數）有關；

　　答： 高低電平轉換的次數和電容的充放電的次數有關， 在電壓一定的時候， 電容的充放電與充電電流有關，而電流的大小與芯片的功耗有關，所以，芯片的功耗與信號的翻轉率。

　　7、什么叫綜合；

　　答：綜合實際上是根據設計功能和實現核設計的約束條件（如面積、速度、功耗和成本等），將設計描述（如HDL 文件、原理圖等）變換成滿足要求的電路設計方案，該方案必須同時滿足預期功能和約束條件。