通常來說外部電源為 FPGA 或者 CPLD 內部和外部正常工作提供電能源。實施電源方案時，設計人員應該明確知道這些供電電源 （ 也稱為“軌式電源” ） 的總功率。而且，和器件外部消耗的總功率相比，設計人員還需要考慮器件內部實際消耗的總功率 （ 稱為“熱功率”或者“耗散功率” ） ，例如，外部輸出電容負載和平衡電阻匹配網絡的功耗。

　　一、FPGA 使用的電源類型

　　FPGA 電源要求輸出電壓范圍從 1.2V 到 5V，輸出電流范圍從數十毫安到數安培。可用三種電源：低壓差（LDO）線性穩壓器、開關式 DC-DC 穩壓器和開關式電源模塊。最終選擇何種電源取決于系統、系統預算和上市時間要求。如果電路板空間是首要考慮因素，低輸出噪聲十分重要，或者系統要求對輸入電壓變化和負載瞬變做出快速響應，則應使用 LDO 穩壓器。LDO 功效比較低（因為是線性穩壓器），只能提供中低輸出電流。輸入電容通常可以降低 LDO 輸入端的電感和噪聲。LDO 輸出端也需要電容，用來處理系統瞬變，并保持系統穩定性。也可以使用雙輸出 LDO，同時為 VCCINT 和 VCCO 供電。如果在設計中效率至關重要，并且系統要求高輸出電流，則開關式穩壓器占優勢。開關電源的功效比高于 LDO，但其開關電路會增加輸出噪聲。與 LDO 不同，開關式穩壓器需利用電感來實現 DC-DC 轉換。

　　二、FPGA 的特殊電源要求

　　為確保正確上電，內核電壓 VCCINT 的緩升時間必須在制造商規定的范圍內。對于一些 FPGA，由于 VCCINT 會在晶體管閾值導通前停留更多時間，因此過長的緩升時間可能會導致啟動電流持續較長時間。如果電源向 FPGA 提供大電流，則較長的上電緩升時間會引起熱應力。ADI 公司的 DC-DC 穩壓器提供可調軟啟動，緩升時間可以通過外部電容進行控制。緩升時間典型值在 20ms 至 100ms 范圍內。許多 FPGA 沒有時序控制要求，因此 VCCINT、VCCO 和 VCCAUX 可以同時上電。如果這一點無法實現，上電電流可以稍高。時序要求依具體 FPGA 而異。對于一些 FPGA，必須同時給 VCCINT 和 VCCO 供電。對于另一些 FPGA，這些電源可按任何順序接通。多數情況下，先給 VCCINT 后給 VCCO 供電是一種較好的做法。當 VCCINT 在 0.6V 至 0.8V 范圍內時，某些 FPGA 系列會產生上電涌入電流。在此期間，電源轉換器持續供電。這種應用中，因為器件需通過降低輸出電壓來限制電流，所以不推薦使用返送電流限制。但在限流電源解決方案中，一旦限流電源所供電的電路電流超過設定的額定電流，電源就會將該電流限制在額定值以下。

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