芯片功能的增加和數(shù)據(jù)吞吐量的要求， 促使芯片行業(yè)從較低數(shù)據(jù)率的并行連接， 轉(zhuǎn)向較高速度的串行連接。SERDES（Serializer-Dese rializer ，） 是經(jīng)高速差分對，而不是經(jīng)較低速度的并行總線傳輸串行化的數(shù)據(jù)。一個實例是用單個PCI-Express 通道，替代傳統(tǒng)的32 位、64MHz PCI 總線（可達(dá)到2.112Gb/s） ，僅用4 條線（運(yùn)行在2.5GHz） ，可達(dá)到4Gb/s總數(shù)據(jù)率。簡言之， SERDES 協(xié)議允許用較少的引腳數(shù)傳輸較高的數(shù)據(jù)率。

　　典型的SERDES 的FPGA 實現(xiàn)

　　圖1 給出在復(fù)雜的FPGA 實現(xiàn)中各種可能的SERDES 接口，包括數(shù)據(jù)通路（ 芯片到芯片， SPI 4.2 ，PCI-Express ，SGM11） 、背板（GbE/GSM11 ， PCI Express/AS ，專用）接口、存儲器接口（DDR1/ Ⅱ SDRAM ，QDR Ⅱ SRAM） 。可由FPGA 實現(xiàn)的芯片包括存儲器控制器、幀調(diào)節(jié)器/MAC 、DSP 協(xié)處理器、控制板接口和背板驅(qū)動器。

　　SERDES 接口有兩類：源同步（SS） 接口和時鐘數(shù)據(jù)恢復(fù)（CDR） 接口。這兩類接口的基本差別是如何實現(xiàn)同步。源同步接口有一個伴隨傳輸數(shù)據(jù)的分離時鐘信號。CDR 沒有分離的時鐘信號，代之以嵌入在數(shù)據(jù)開關(guān)轉(zhuǎn)換中的時鐘。這就是說， CDR 接收機(jī)將鎖相數(shù)據(jù)信號本身來得到時鐘。表1 給出這兩類接口的基本差別。CDR 接口通常運(yùn)行在較高的速度和較長的距離，因而會帶來較大的設(shè)計問題。基于此原因，本文主要集中在CDR 方面。