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1.考慮器件的資源，包括LE，ram資源，硬件乘法器，PLL，全局時鐘網絡等。
總體來說，對于FPGA設計，資源一定要留有余量，否則最后的時序收斂會比較困難。我認為使用80%左右是比較合適的。對于資源使用量在95%以上的設計，除了時序收斂，可能還會遇到一些你想不到的問題。
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A. LE是5K到120K。要對設計需要的資源做一個估算，120K，對于大部分的應用，應該是一個很大的數字了。
B.ram資源為400K-3888Kbit.注意ram塊的大小都是9Kbit，有些模塊，比如fifo，實際上用不到9K的資源。但不管你用多少，都得占用一個ram（有些情況下占用0.5個ram）。所以ram的數量是否足夠也得考慮。
C.乘法器的數量 23-288個。注意是18*18bit的乘法器。實際使用時，要看應用需要的乘法器精度是多少。
D.PLL的數量為2-4個。每個PLL可以輸出5個時鐘，一般的設計夠用了。如果設計中的時鐘很多，就得仔細考慮了。
E.全局時鐘網絡為10-20個。一般夠用，如果設計中有很多時鐘或者很多扇出（fan-out）很大的信號，比如復位信號，也得仔細考慮。
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