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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>一種基于FPGA的慢門限恒虛警處理電路設(shè)計(jì)

      一種基于FPGA的慢門限恒虛警處理電路設(shè)計(jì)

      2012-05-29 | rar | 512.0 KB | 次下載 | 免費(fèi)

      資料介紹

      ??? 雷達(dá)信號(hào)的檢測(cè)多在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號(hào)，不僅需要有一定的信噪比，而且必須有限恒虛警處理設(shè)備。


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