利用 VHDL 設(shè)計(jì)的許多實(shí)用邏輯系統(tǒng)中，有許多是可以利用有限狀態(tài)機(jī)的設(shè)計(jì)方案來(lái)
描述和實(shí)現(xiàn)的。無(wú)論與基于 VHDL的其它設(shè)計(jì)方案相比，還是與可完成相似功能的 CPU 相
比，狀態(tài)機(jī)都有其難以逾越的優(yōu)越性，它主要表現(xiàn)在以下幾方面：
h? 由于狀態(tài)機(jī)的結(jié)構(gòu)模式相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定，特別是可以定義符號(hào)化枚舉
類型的狀態(tài)，這一切都為 VHDL 綜合器盡可能發(fā)揮其強(qiáng)大的優(yōu)化功能提供了有利條件。而
且，性能良好的綜合器都具備許多可控或不可控的專門用于優(yōu)化狀態(tài)機(jī)的功能。
h? 狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊，這對(duì)于對(duì)付大規(guī)模邏輯電路設(shè)計(jì)中
令人深感棘手的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象無(wú)疑是一個(gè)上佳的選擇，加之綜合器對(duì)狀態(tài)機(jī)的特有的優(yōu)化
功能，使的狀態(tài)機(jī)解決方案的優(yōu)越性更為突出。
h? 狀態(tài)機(jī)的 VHDL 設(shè)計(jì)程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂，在排錯(cuò)，修改和模塊移
植方面，初學(xué)者特別容易掌握。
h? 在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。由于在 VHDL中，一個(gè)狀態(tài)機(jī)
可以由多個(gè)進(jìn)程構(gòu)成，一個(gè)結(jié)構(gòu)體中可以包含多個(gè)狀態(tài)機(jī)，而一個(gè)單獨(dú)的狀態(tài)機(jī)（或多個(gè)
并行運(yùn)行的狀態(tài)機(jī)）以順序方式的所能完成的運(yùn)算和控制方面的工作與一個(gè) CPU類似。由
此不難理解，一個(gè)設(shè)計(jì)實(shí)體的功能便類似于一個(gè)含有并行運(yùn)行的多 CPU的高性能微處理器
的功能。事實(shí)上這種多 CPU 的微處理器早已在通信、工控和軍事等領(lǐng)域有了十分廣泛的應(yīng)
用。
h 就運(yùn)行速度而言，盡管 CPU 和狀態(tài)機(jī)都是按照時(shí)鐘節(jié)拍以順序時(shí)序方式工作的，
但 CPU 是按照指令周期，以逐條執(zhí)行指令的方式運(yùn)行的；每執(zhí)行一條指令，通常只能完成
一項(xiàng)操作，而一個(gè)指令周期須由多個(gè) CPU 機(jī)器周期構(gòu)成，一個(gè)機(jī)器周期又由多個(gè)時(shí)鐘周期
構(gòu)成；一個(gè)含有運(yùn)算和控制的完整設(shè)計(jì)程序往往需要成百上千條指令。相比之下，狀態(tài)機(jī)
狀態(tài)變換周期只有一個(gè)時(shí)鐘周期，而且，由于在每一狀態(tài)中，狀態(tài)機(jī)可以完成許多并行的
運(yùn)算和控制操作，所以，一個(gè)完整的控制程序，即使由多個(gè)并行的狀態(tài)機(jī)構(gòu)成，其狀態(tài)數(shù)
也是十分有限的。因此有理由認(rèn)為，由狀態(tài)機(jī)構(gòu)成的硬件系統(tǒng)比 CPU所能完成同樣功能的
軟件系統(tǒng)的工作速度要高出兩個(gè)數(shù)量級(jí)。