3.4 異常中斷處理
　　異常或中斷是用戶程序中最基本的一種執行流程和形態。這部分主要對ARM架構下的異常中斷做詳細說明。
　　ARM有7種類型的異常，按優先級從高到低的排列如下：復位異常（Reset）、數據異常（Data Abort）、快速中斷異常（FIQ）、外部中斷異常（IRQ）、預取異常（Prefetch Abort）、軟件中斷（SWI）和未定義指令異常（Undefined instruction）。
　　注意在ARM文檔中，使用術語Exception來描述異常。Exception主要是從處理器被動接受異常的角度出發，而Interrupt帶有向處理器主動申請的色彩。在本書中，對“異常”和“中斷”不做嚴格區分，兩者都是指請求處理器打斷正常的程序執行流程，進入特定程序循環的一種機制。
　　3.4.1 異常種類
　　ARM體系結構中，存在7種異常處理。當異常發生時，處理器會把PC設置為一個特定的存儲器地址。這一地址放在被稱為向量表（vector table）的特定地址范圍內。向量表的入口是一些跳轉指令，跳轉到專門處理某個異常或中斷的子程序。
　　存儲器映射地址0x00000000是為向量表（一組32位字）保留的。在有些處理器中，向量表可以選擇定位在存儲空間的高地址（從偏移量0xffff0000開始）。一些嵌入式操作系統，如Linux和Windows CE就要利用這一特性。
　　表3.4列出了ARM的7種異常。
　　表3.4 ARM的7種異常
　　異 常 類 型處理器模式執行低地址執行高地址
　　復位異常（Reset）特權模式0x000000000xFFFF0000
　　未定義指令異常（Undefined interrupt）未定義指令中止模式0x000000040xFFFF0004
　　軟中斷異常（Software Abort）特權模式0x000000080xFFFF0008
　　預取異常（Prefetch Abort）數據訪問中止模式0x0000000C0xFFFF000C
　　數據異常（Data Abort）數據訪問中止模式0x000000100xFFFF0010
　　外部中斷請求IRQ外部中斷請求模式0x000000180xFFFF0018
　　快速中斷請求FIQ快速中斷請求模式0x0000001C0xFFFF001C
　　異常處理向量表如圖3.5所示。
　　當異常發生時，分組寄存器r14和SPSR用于保存處理器狀態，操作偽指令如下。
　　R14_《exception_mode》 = return link
　　SPSR_《exception_mode》 = CPSR
　　CPSR［4∶0］ = exception mode number
　　CPSR［5］ = 0 /*進入ARM狀態*/
　　If 《exception_mode》 = = reset or FIQ then
　　CPSR［6］ = 1 /*屏蔽快速中斷FIQ*/
　　CPSR［7］ = 1 /*屏蔽外部中斷IRQ*/
　　PC = exception vector address
　　
　　圖3.5 異常處理向量表
　　異常返回時，SPSR內容恢復到CPSR，連接寄存器r14的內容恢復到程序計數器PC。
　　1．復位異常
　　當處理器的復位引腳有效時，系統產生復位異常中斷，程序跳轉到復位異常中斷處理程序處執行。復位異常中斷通常用在下面兩種情況下。
　　· 系統上電。
　　· 系統復位。
　　當復位異常時，系統執行下列偽操作。
　　R14_svc = UNPREDICTABLE value
　　SPSR_svc = UNPREDICTABLE value
　　CPSR［4∶0］ = 0b10011 /*進入特權模式*/
　　CPSR［5］ = 0 /*處理器進入ARM狀態*/
　　CPSR［6］ = 1 /*禁止快速中斷*/
　　CPSR［7］ = 1 /*禁止外設中斷*/
　　If high vectors configured then
　　PC = 0xffff0000
　　Else
　　PC = 0x00000000
　　復位異常中斷處理程序將進行一些初始化工作，內容與具體系統相關。下面是復位異常中斷處理程序的主要功能。
　　· 設置異常中斷向量表。
　　· 初始化數據棧和寄存器。
　　· 初始化存儲系統，如系統中的MMU等。
　　· 初始化關鍵的I/O設備。
　　· 使能中斷。
　　· 處理器切換到合適的模式。
　　· 初始化C變量，跳轉到應用程序執行。
　　2．未定義指令異常
　　當ARM處理器執行協處理器指令時，它必須等待一個外部協處理器應答后，才能真正執行這條指令。若協處理器沒有相應，則發生未定義指令異常。
　　未定義指令異常可用于在沒有物理協處理器的系統上，對協處理器進行軟件仿真，或通過軟件仿真實現指令集擴展。例如，在一個不包含浮點運算的系統中，CPU遇到浮點運算指令時，將發生未定義指令異常中斷，在該未定義指令異常中斷的處理程序中可以通過其他指令序列仿真浮點運算指令。
　　仿真功能可以通過下面步驟實現。
　　① 將仿真程序入口地址鏈接到向量表中未定義指令異常中斷入口處（0x00000004或0xffff0004），并保存原來的中斷處理程序。
　　② 讀取該未定義指令的bits［27∶24］，判斷其是否是一條協處理器指令。如果bits［27∶24］值為0b1110或0b110x，該指令是一條協處理器指令；否則，由軟件仿真實現協處理器功能，可以同過bits［11∶8］來判斷要仿真的協處理器功能（類似于SWI異常實現機制）。
　　③ 如果不仿真該未定義指令，程序跳轉到原來的未定義指令異常中斷的中斷處理程序執行。
　　當未定義異常發生時，系統執行下列的偽操作。
　　r14_und = address of next instruction after the undefined instruction
　　SPSR_und = CPSR
　　CPSR［4∶0］ = 0b11011 /*進入未定義指令模式*/
　　CPSR［5］ = 0 /*處理器進入ARM狀態*/
　　/*CPSR［6］保持不變*/
　　CPSR［7］ = 1 /*禁止外設中斷*/
　　If high vectors configured then
　　PC = 0xffff0004
　　Else
　　PC = 0x00000004
　　3．軟中斷SWI
　　軟中斷異常發生時，處理器進入特權模式，執行一些特權模式下的操作系統功能。軟中斷異常發生時，處理器執行下列偽操作。
　　r14_svc = address of next instruction after the SWI instruction
　　SPSR_und = CPSR
　　CPSR［4∶0］ = 0b10011 /*進入特權模式*/
　　CPSR［5］ = 0 /*處理器進入ARM狀態*/
　　/*CPSR［6］保持不變*/
　　CPSR［7］ = 1 /*禁止外設中斷*/
　　If high vectors configured then
　　PC = 0xffff0008
　　Else
　　PC = 0x00000008
　　4．預取指令異常
　　預取指令異常使由系統存儲器報告的。當處理器試圖去取一條被標記為預取無效的指令時，發生預取異常。
　　如果系統中不包含MMU時，指令預取異常中斷處理程序只是簡單地報告錯誤并退出。若包含MMU，引起異常的指令的物理地址被存儲到內存中。
　　預取異常發生時，處理器執行下列偽操作。
　　r14_svc = address of the aborted instruction + 4
　　SPSR_und = CPSR
　　CPSR［4∶0］ = 0b10111 /*進入特權模式*/
　　CPSR［5］ = 0 /*處理器進入ARM狀態*/
　　/*CPSR［6］保持不變*/
　　CPSR［7］ = 1 /*禁止外設中斷*/
　　If high vectors configured then
　　PC = 0xffff000C
　　Else
　　PC = 0x0000000C