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      電子發燒友網>電子資料下載>IC datasheet pdf>SN74F109,pdf(Dual J-K Positive

      SN74F109,pdf(Dual J-K Positive

      2010-08-02 | rar | 682 | 次下載 | 3積分

      資料介紹

      These devices contain two independent J-K\ positive-edge-triggered flip-flops. A low level at the preset () or clear () inputs sets or resets the outputs regardless of the levels of the other inputs. When and are inactive (high), data at the J and K\ inputs meeting the setup-time requirements are transferred to the outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the J and K\ inputs can be changed without affecting the levels at the outputs. These versatile flip-flops can perform as toggle flip-flops by grounding K\ and tying J high.

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