無線系統及有線系統設計師均必須重視電源效率問題，盡管雙方的出發點不盡相同：對于移動設備而言，更長的電池使用壽命、更長的通話時間或更長的工作時間都是明顯的優勢，降低電源要求意味著使用體積更小的電池或選擇不同的電池技術，這在一定程度上也緩解了電池發熱問題；對于有線系統而言，設計師可通過減小電源體積、減少冷卻需求以及降低風扇噪聲來提高電池效率。人們很少會提到這樣一個事實：提高電源效率還可節省空間，而節省的空間可以用來增加能夠提高系統性能的組件，尤其是設計小組希望添加一個以上處理器時，這一點非常重要。
　　設計嵌入式DSP處理器或系統功耗要求嚴格的系統時，采用DSP專用技術、操作系統及其支持軟件可以降低功耗。超越傳統技術的DSP或雙處理器設計在節約能量方面表現出色。
　　功耗基礎知識
　　互補金屬氧化物半導體（CMOS）電路的總功耗是動態功耗與靜態功耗之和：
　　
　　當門發生邏輯狀態轉換并產生內部結點充電所需的開關電流以及P通道及N通道同時暫態開啟引起直通電流時，就會出現動態功耗。通過以下公式可以估算其近似值：
　　
　　其中，Cpd為動態電容，F為開關頻率，Vcc為電源電壓，而Nsw為轉換的比特數。另外，電壓（Vcc）決定著穩定工作狀態下的最大開關頻率（F）。上述關系中包含兩個重要概念：動態功耗與開關頻率呈線性關系，與電源電壓呈二次關系；最大安全開關頻率取決于電源電壓。為便于本文討論，將特定的頻率及電壓對稱為“設定點”。
　　很顯然，降低CPU時鐘速率將相應成比例地降低動態功耗，由于動態功耗與電源電壓成二次關系，在不影響系統性能的前提下，通過降低電壓就可能大大降低功耗。不過，對于特定任務集，降低CPU時鐘速率也會成比例地延長執行該任務集的時間，因此必須仔細分析應用以確保滿足其實時需求。
　　靜態功耗主要是由于晶體管漏電流造成的。一般說來，CMOS電路的靜態功耗很低，與其動態功耗相比可以忽略不計。嵌入式應用在不工作期間通常會“閑置”CPU時鐘以減少動態功耗，從而顯著降低總體功耗。而在未來的設計中必須特別關注靜態功耗問題，因為更高性能的新型晶體管的漏電流將顯著提高。
　　嵌入式系統常用技術
　　常用電源管理技術可以分為兩類：通過早期硬件設計決策時實現，或在系統運行時實現。設計早期的決策對滿足性能及功耗至關重要，下面列出了設計中需要考慮的十大要素，其中包括硬件選擇、設計策略及架構選擇。大多數要素都是嵌入式系統的基本要求，其他要素則需要單獨考慮。盡管下列決策是在設計早期制定的，但有些仍需在整個設計周期中進行再驗證。如下所列：
　　1. 選擇低功耗組件；
　　2. 分割電壓與時鐘域；
　　3. 支持電壓及頻率調節功能；
　　4. 啟用保持電壓門控功能；
　　5. 通過軟件利用中斷減少輪詢；
　　6. 采用分級存儲器模型；
　　7. 降低輸出負載；
　　8. 系統啟動時關閉非關鍵資源供電；
　　9. 盡量減少活動PLL數量；
　　10. 使用時鐘分頻器快速變換頻率。
　　確定系統架構以后，設計團隊需要將注意力轉向系統運行時環境。以下列出的14項，在設計過程中要始終關注其中大部分內容：
　　1. 不需要時則關閉門控時鐘；
　　2. 引導過程中主動關閉不必要的功耗；
　　3. 僅在需要時用向子系統供電；
　　4. 激活外設低功耗模式；
　　5. 充分利用外設活動狀態檢測器；
　　6. 使用自動刷新模式；
　　7. 對應用進行基準測試來確定必需的最小頻率及電壓；
　　8. 根據總體活動情況調整CPU頻率及電壓；
　　9. 動態調節CPU頻率及電壓以匹配預計的工作負載；
　　10. 優化代碼的執行速度；
　　11. 使用低功耗代碼序列及數據模式；
　　12. 使用代碼覆蓋技術減少對高速內存的需求；
　　13. 更換電源時進入簡化功能模式；
　　14. 平衡精確度與功耗的關系。