Altera可編程邏輯器件（PLD）中的DSP系統(tǒng)設(shè)計(jì)需要高級(jí)算法和HDL開發(fā)工具。Altera DSP Builder將The MathWorks MATLAB和Simulink系統(tǒng)級(jí)設(shè)計(jì)工具的算法開發(fā)、仿真和驗(yàn)證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成。

　　DSP Builder在算法友好的開發(fā)環(huán)境中幫助設(shè)計(jì)人員生成DSP設(shè)計(jì)硬件表征，從而縮短了DSP設(shè)計(jì)周期。已有的MATLAB函數(shù)和Simulink模塊可以和Altera DSP Builder模塊以及Altera知識(shí)產(chǎn)權(quán)（IP）MegaCore功能相結(jié)合，將系統(tǒng)級(jí)設(shè)計(jì)實(shí)現(xiàn)和DSP算法開發(fā)相鏈接。DSP Builder支持系統(tǒng)、算法和硬件設(shè)計(jì)共享一個(gè)公共開發(fā)平臺(tái)。設(shè)計(jì)人員可以使用DSP Builder模塊迅速生成Simulink系統(tǒng)建模硬件。DSP Builder包括比特和周期精度的Simulink模塊，涵蓋了算法和存儲(chǔ)功能等基本操作。可以使用DSP Builder模型中的MegaCore功能實(shí)現(xiàn)復(fù)雜功能的集成。Altera還提供DSP Builder高級(jí)模塊集，這一Simulink庫實(shí)現(xiàn)了時(shí)序驅(qū)動(dòng)的Simulink綜合。Altera MegaCore是高級(jí)參數(shù)化IP功能，例如有限沖擊響應(yīng)（FIR）濾波器和快速傅立葉變換（FFT）等，經(jīng)過配置能夠迅速方便的達(dá)到系統(tǒng)性能要求。MegaCore功能支持Altera的IP評(píng)估特性，使您在購買許可之前，便可以驗(yàn)證功能及其時(shí)序。Altera IP MegaStore網(wǎng)站上為DSP Builder和IP評(píng)估流程提供DSP IP完整介紹DSP Builder SignalCompiler模塊讀取由DSP Builder和MegaCore模塊構(gòu)建的Simulink建模文件（.mdl），生成VHDL文件和工具命令語言（Tcl）腳本，進(jìn)行綜合、硬件實(shí)施和仿真。圖示為DSP Builder設(shè)計(jì)流程。DSP Builder是一個(gè)系統(tǒng)級(jí)（或算法級(jí)）設(shè)計(jì)工具，它構(gòu)架在多個(gè)軟件工具之上，并把系統(tǒng)級(jí)和RTL級(jí)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢(shì)【10】。DSP Builder依賴于Math Works公司的數(shù)學(xué)分析工具M(jìn)atlab/Simulink，以Simulink的Blockset出現(xiàn)，可以在Simulink中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又通過Signal Compiler可以把Matlab/Simulink的設(shè)計(jì)文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計(jì)文件（.vhd），以及用于控制綜合與編譯的TCL腳本。而對(duì)后者的處理可以由FPGA/CPLD開發(fā)工具Quartus II來完成。