基帶處理信號(hào)鏈帶來(lái)了嚴(yán)峻挑戰(zhàn)，同時(shí)也為實(shí)現(xiàn)基站收發(fā)信機(jī)技術(shù)的創(chuàng)新創(chuàng)造了大好機(jī)會(huì)。因此，它成為原始設(shè)備生產(chǎn)商實(shí)現(xiàn)產(chǎn)品差分的一個(gè)關(guān)鍵領(lǐng)域也就不足為奇了。隨著人們逐步認(rèn)識(shí)到，用于早期2G和3G系統(tǒng)的許多技術(shù)不能滿足3GPP 長(zhǎng)期演進(jìn)（LTE）（第4 代無(wú)線技術(shù)）的性能和延遲要求，基帶架構(gòu)設(shè)計(jì)領(lǐng)域的競(jìng)爭(zhēng)變得更加激烈了。

不僅處理鏈需要比以前強(qiáng)大得多的處理功能，而且所有功能的設(shè)計(jì)都需要在更短的時(shí)間里完成。除了一系列設(shè)計(jì)挑戰(zhàn)外，系統(tǒng)設(shè)計(jì)人員還需要幫助運(yùn)營(yíng)商實(shí)現(xiàn)他們的投資和運(yùn)營(yíng)成本削減目標(biāo)。圖1顯示了基帶處理系統(tǒng)設(shè)計(jì)面臨的這些主要壓力。

圖1 不斷演進(jìn)的基帶處理需求帶來(lái)的挑戰(zhàn)

基于FPGA的解決方案可以滿足所有這些需求，同時(shí)避免常見(jiàn)的性能問(wèn)題和瓶頸。很多公司正在實(shí)施各種計(jì)劃（如賽靈思新推出的 LTE上行鏈路通道解碼器和 LTE下行鏈路通道編碼器LogiCOREsTM等），希望在單一 IP解決方案中納入多種關(guān)鍵的第1層功能，進(jìn)而消除FPGA 普及道路上的種種障礙。

硅技術(shù)的進(jìn)步是推動(dòng)無(wú)線通信取得成功的一個(gè)關(guān)鍵因素，因?yàn)樗梢詫⒏鼜?fù)雜的算法的應(yīng)用范圍從實(shí)驗(yàn)室擴(kuò)大到實(shí)際產(chǎn)品中。這方面的一個(gè)例子是3G網(wǎng)絡(luò)中迭代Turbo糾錯(cuò)技術(shù)的采用。這是一種新技術(shù)，在10年內(nèi)完成了從最初發(fā)現(xiàn)到最終商業(yè)推出的整個(gè)過(guò)程。創(chuàng)新步伐在繼續(xù)加快。最值得注意的是，空間維度（spatial dimension）通過(guò)多種多入多（MIMO）天線技術(shù)被應(yīng)用到無(wú)線通信網(wǎng)絡(luò)中。

然而，隨著第4代空中接口的出現(xiàn)，壓力不斷增加，到了以DSP為中心的傳統(tǒng)可編程通道卡架構(gòu)難以應(yīng)對(duì)的地步。FPGA和DSP之間的傳統(tǒng)劃分受性能瓶頸的限制。這種限制的影響很大，因?yàn)樗鼈冎g需要傳輸?shù)臄?shù)據(jù)量非常大。

那么，我們?nèi)绾尾拍芟@種瓶頸？關(guān)鍵在于簡(jiǎn)化第1層系統(tǒng)架構(gòu)，消除芯片間所有不必要的數(shù)據(jù)傳輸。這種簡(jiǎn)化流程會(huì)帶來(lái)一些問(wèn)題——全部與基于數(shù)字信號(hào)處理器的架構(gòu)的可擴(kuò)展性有關(guān)。設(shè)計(jì)人員需要更強(qiáng)大的Intellectual Property（IP）、軟件和支持，幫助他們完成向第1層系統(tǒng)架構(gòu)的遷移。在這種第1層系統(tǒng)架構(gòu)中，大多數(shù)功能在可編
程的硬件中實(shí)現(xiàn)而不是在DSP中實(shí)現(xiàn)。

簡(jiǎn)化第1層設(shè)計(jì)讓我們更深入地分析一下將FPGA單純用作協(xié)處理器時(shí)從DSP處理器上卸載Turbo解碼功能所帶來(lái)的問(wèn)題。在一般的LTE基帶設(shè)計(jì)（見(jiàn)圖2）中分析這種分區(qū)的有效性時(shí)，賽靈思的系統(tǒng)設(shè)計(jì)工程師們發(fā)現(xiàn)，通過(guò)SRIO連接在DSP處理器和FPGA之間傳輸數(shù)據(jù)就會(huì)占用20%以上的延遲和時(shí)序預(yù)算。令人震驚的是，這還不是最壞情況。如果加上使用更高調(diào)制方法（如64-QAM ）編碼的混合數(shù)據(jù)，1/3碼率的2個(gè)MIMO代碼字和20-MHz的LTE頻帶，這一比例很快會(huì)變得更高。

一種應(yīng)對(duì)辦法是添加更大的“管道”，通過(guò)部署速度高達(dá)數(shù)千兆比特的收發(fā)信機(jī)連接來(lái)傳輸數(shù)據(jù)。以這種方式構(gòu)建系統(tǒng)是完全可行的，但它會(huì)導(dǎo)致系統(tǒng)功耗的不必要增加，因?yàn)檫@種情況下需要相對(duì)高帶寬的高速串行連接來(lái)傳輸數(shù)據(jù)，而且橋接功能是重復(fù)的，因此需要更多硬件資源。

還有一種更理想的解決方案。通過(guò)將大部分第1層功能納入到FPGA中，設(shè)計(jì)人員就可以避免這部分不必要的開(kāi)銷，用這些資源提高系統(tǒng)吞吐量，縮短延遲，同時(shí)降低功耗。功耗的降低這一項(xiàng)就可以直接提高可靠性，降低系統(tǒng)成本并節(jié)約運(yùn)營(yíng)成本。

圖2 常見(jiàn)LTE系統(tǒng)中FPGA和DSP之間需要的數(shù)據(jù)速率

這種架構(gòu)方法可以從根本上消除對(duì)DSP的需要——當(dāng)然，如果希望的話也可以使用DSP來(lái)執(zhí)行一些低速率的功能。利用這種分區(qū)方法，F(xiàn)PGA就可以實(shí)現(xiàn)完整的第1層基帶功能，將媒體訪問(wèn)控制和HARQ處理等其它高層功能留給更經(jīng)濟(jì)高效的通用處理器或網(wǎng)絡(luò)處理器完成——這些處理器可以處理額外的遠(yuǎn)程連接功能。通過(guò)將所有高性能、時(shí)間關(guān)鍵的功能集成到單一平臺(tái)上，F(xiàn)PGA可以有效地避開(kāi)延遲和帶寬限制；同時(shí)，分區(qū)也變成了一項(xiàng)簡(jiǎn)單得多的任務(wù)。

迄今為止，阻礙我們采用這種方法的主要障礙是需要簡(jiǎn)化從最初的設(shè)計(jì)到硬件生產(chǎn)的整個(gè)流程。此外，對(duì)已經(jīng)習(xí)慣DSP設(shè)計(jì)流程的設(shè)計(jì)人員來(lái)說(shuō)，他們需要先進(jìn)的IP和開(kāi)發(fā)工具，幫助他們更容易地利用FPGA 的強(qiáng)大功能，并在其中迅速高效地開(kāi)發(fā)基帶功能。賽 靈思的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCOREs可以消除這些障礙，因?yàn)樗梢詫⒍喾N關(guān)鍵的第1層功能集成到單一IP解決方案中，而這個(gè)解決方案可以通過(guò)Xilinx CORE GeneratorTM工具的圖形用戶界面進(jìn)行靈活定制。利用這種設(shè)計(jì)流程，F(xiàn)PGA經(jīng)驗(yàn)有限的工程師們就可以集中精力于更廣泛的系統(tǒng)設(shè)計(jì)，從而大大減輕開(kāi)發(fā)和集成工作量。

未來(lái)發(fā)展方向

更快速、低延遲的連接是LTE的一個(gè)關(guān)鍵要求，在第4 代以后的未來(lái)系統(tǒng)中也將如此。隨著這些以數(shù)據(jù)為中心的無(wú)線系統(tǒng)的演進(jìn)，采用傳統(tǒng)的DSP和FPGA分區(qū)方法的許多公司將發(fā)現(xiàn)，在不同芯片間傳輸數(shù)據(jù)的開(kāi)銷高得難以接受。對(duì)于希望在產(chǎn)品設(shè)計(jì)中獲得額外優(yōu)勢(shì)的設(shè)計(jì)人員來(lái)說(shuō)，他們可以更輕松地使用基于FPGA的解決方案。擺脫傳統(tǒng)系統(tǒng)設(shè)計(jì)方法束縛的設(shè)計(jì)人員將能夠開(kāi)發(fā)出先進(jìn)的產(chǎn)品，遠(yuǎn)離那些將繼續(xù)困擾競(jìng)爭(zhēng)對(duì)手的性能問(wèn)題和瓶頸。