開(kāi)發(fā)方面的能力，每一個(gè)章節(jié)中都有針對(duì)性的代碼書(shū)寫(xiě)以及代碼的講解，可作為讀者參考。 第一章：模塊書(shū)寫(xiě) Verilog HDL 語(yǔ)言的基本語(yǔ)法與 C語(yǔ)言相似，因此與 VHDL 相比較更容易上手。本章將會(huì)在實(shí)際小項(xiàng)目的基礎(chǔ)上，以 Verilog HDL 語(yǔ)言為主， 教讀者怎么更方便、更高效的
2020-11-13 16:02:12
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優(yōu)秀的 Verilog/FPGA開(kāi)源項(xiàng)目介紹（三十四）- PDM音頻接口設(shè)計(jì)及信號(hào)處理 ? 緒論 今天介紹幾個(gè)與PDM接口相關(guān)的開(kāi)源項(xiàng)目。 FPGA使用Delta-sigma ADC實(shí)現(xiàn)PDM音頻
2022-10-17 09:10:332241 本文介紹一個(gè)FPGA常用模塊：SRIO（Serial RapidIO）。SRIO協(xié)議是一種高速串行通信協(xié)議，在我參與的項(xiàng)目中主要是用于FPGA和DSP之間的高速通信。有關(guān)SRIO協(xié)議的詳細(xì)介紹網(wǎng)上有很多，本文主要簡(jiǎn)單介紹一下SRIO IP核的使用和本工程的源代碼結(jié)構(gòu)。
2023-12-12 09:19:08886 
websitehttp://www.opencores.org - 中文2. FPGAs are fun提供了大量的關(guān)于FPGA應(yīng)用的文章，項(xiàng)目實(shí)際例子。強(qiáng)烈推薦http://www.fpga
2015-11-20 12:35:44
FPGA、CPLD常用protel庫(kù)FPGA&CPLD_LIB.ddb
2012-08-11 10:32:00
FPGA、CPLD常用protel庫(kù)(密碼：allyoudianzi )
2012-08-20 18:03:32
FPGA上對(duì)OC8051IP核的修改與測(cè)試FPGA上對(duì)OC8051IP核的修改與測(cè)試單片機(jī)與嵌入式系統(tǒng) 解放軍信息工程大學(xué) 楊先文 李崢引 言20世紀(jì)80年代初，Intel公司推出了MCS-51
2012-08-11 11:41:47
學(xué)習(xí)。catena-riscv32-fpgaRISC-V這么火，怎么能沒(méi)有音頻，這個(gè)項(xiàng)目就是用在RISC-V系統(tǒng)里的音頻IP，詳細(xì)的地址如下：總結(jié)今天介紹的基于PDM項(xiàng)目，分為實(shí)現(xiàn)和處理兩部分。原作者：碎碎思
2022-10-17 15:20:28
商店的IP核庫(kù)中索取組件進(jìn)行配置，最后像搭積木一樣完成一個(gè)項(xiàng)目，或者整個(gè)設(shè)計(jì)都不需要見(jiàn)到一句代碼。當(dāng)然了，未來(lái)什么情況都有可能發(fā)生，但是底層的代碼邏輯編寫(xiě)方式無(wú)論如何還是有其生存空間的，畢竟一個(gè)個(gè)IP
2015-01-29 09:20:41
可以了解目前最流行的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡(jiǎn)單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法
2014-11-30 17:38:06
。筆者基于實(shí)際項(xiàng)目中所涉及到的技術(shù)點(diǎn)，一步一步指導(dǎo)初學(xué)者學(xué)會(huì)FPGA設(shè)計(jì)，要想學(xué)會(huì)FPGA，必須經(jīng)歷一下幾個(gè)關(guān)鍵點(diǎn)：1：對(duì)一個(gè)中等規(guī)模的模塊（500-1000行代碼）必須敢于下手，在綜合的過(guò)程中
2014-12-12 09:38:19
語(yǔ)法，這些語(yǔ)法能夠被EDA工具所支持，能夠通過(guò)編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。無(wú)論是Verilog語(yǔ)言還是VHDL語(yǔ)言，可綜合的子集都很小。但是如何用好這些語(yǔ)法，什么樣的代碼風(fēng)格
2015-06-12 10:59:24
的邏輯電路。模塊四 FPGA設(shè)計(jì)常用IP模塊使用[size=12.0000pt]FPGA設(shè)計(jì)常用IP模塊使用課程主要內(nèi)容為FPGA設(shè)計(jì)中常用IP模塊的使用(單/雙口RAM、DPRAM、FIFO、ROM及串行
2015-09-29 16:33:54
的邏輯電路。模塊四 FPGA設(shè)計(jì)常用IP模塊使用[size=12.0000pt]FPGA設(shè)計(jì)常用IP模塊使用課程主要內(nèi)容為FPGA設(shè)計(jì)中常用IP模塊的使用(單/雙口RAM、DPRAM、FIFO、ROM及串行
2015-09-30 10:36:41
處理器的數(shù)字鐘設(shè)計(jì) 第9章 FPGA系統(tǒng)設(shè)計(jì)原則和技巧 9.1 FPGA系統(tǒng)設(shè)計(jì)的3個(gè)基本原則 9.2 FPGA系統(tǒng)設(shè)計(jì)的3種常用技巧 9.3 FPGA系統(tǒng)設(shè)計(jì)的3種常用IP模塊 第10章 利用
2012-02-09 15:45:32
apex20ke_atoms.v編譯到其中。2：在圖形界面中的Load Design對(duì)話框中裝入仿真設(shè)計(jì)時(shí)，在Verilog 標(biāo)簽下指定預(yù)編譯庫(kù)的完整路徑。（見(jiàn)下圖）邏輯綜合目前可用的FPGA綜合工具
2020-05-15 07:00:00
FPGA系統(tǒng)設(shè)計(jì)原則和技巧之：FPGA系統(tǒng)設(shè)計(jì)的3種常用IP模塊.pdf(1012.86 KB)
2019-04-24 13:33:04
語(yǔ)言(Verilog HDL)是FPGA工程師的基本要求。通過(guò)本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前最流行的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以
2014-04-23 15:28:29
17日獲得技能：1、掌握FPGA結(jié)構(gòu)和實(shí)現(xiàn)可編程開(kāi)發(fā)原理；2、掌握FPGA設(shè)計(jì)流程，掌握modelsim、Quartus/ISE的使用；3、掌握Verilog HDL語(yǔ)法結(jié)構(gòu)，可綜合與不可綜合編程；4
2012-10-12 09:29:00
22日獲得技能：1、掌握FPGA結(jié)構(gòu)和實(shí)現(xiàn)可編程開(kāi)發(fā)原理；2、掌握FPGA設(shè)計(jì)流程，掌握modelsim、Quartus/ISE的使用；3、掌握Verilog HDL語(yǔ)法結(jié)構(gòu)，可綜合與不可綜合編程；4
2012-09-07 14:19:38
1. 目的本規(guī)范的目的是提高書(shū)寫(xiě)代碼的可讀性、可修改性、可重用性，優(yōu)化代碼綜合和仿真的結(jié)果，指導(dǎo)設(shè)計(jì)工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路，規(guī)范化可編程技術(shù)部的FPGA設(shè)計(jì)輸入，從而做到
2017-12-08 14:36:30
關(guān)鍵字：Altera 、FPGA、軟硬件協(xié)調(diào)設(shè)計(jì)（Verilog & C）、CPU、總線、外設(shè)FPGA硬件結(jié)構(gòu)知識(shí)Verilog HDL語(yǔ)言編程基礎(chǔ)FPGA常用開(kāi)發(fā)工具 SOPC硬件系統(tǒng)開(kāi)發(fā)SOPC軟件系統(tǒng)開(kāi)發(fā)Avalon總線規(guī)范Nios II外設(shè)及其編程 七段數(shù)碼管時(shí)鐘...
2021-12-22 08:06:06
Verilog可綜合子集
2013-04-01 12:44:46
這里在網(wǎng)上找到一個(gè)fpga/cpld常用protel庫(kù)，傳上來(lái)給大家一起分享，好動(dòng)西就是要大家一起，[hide][/hide]
2012-01-09 10:57:07
語(yǔ)句在用綜合工具綜合時(shí)將被忽略或者報(bào)錯(cuò)。作為設(shè)計(jì)者，應(yīng)該對(duì)可綜合模型的結(jié)構(gòu)有所了解。 雖然不同的綜合工具對(duì)Verilog HDL語(yǔ)法結(jié)構(gòu)的支持不盡相同，但Verilog HDL中某些典型的結(jié)構(gòu)是很
2012-10-20 08:10:13
1，在一個(gè)verilog程序里，如果循環(huán)是一個(gè)循環(huán)次數(shù)不可定的循環(huán)，那么它能被綜合工具綜合嗎2，如果程序里有always @(clock)里面又嵌套了@(clock)這樣的控制事件，這個(gè)能被綜合嗎
2015-02-03 15:29:11
，若不是，則只能用于仿真），while， 建立可綜合模型的原則 要保證Verilog HDL賦值語(yǔ)句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn)： （1）不使用initial。 （2）不使用#10。 （3）不使
2015-01-05 19:42:44
的編程風(fēng)格SYSTEM VERILOG是VERILOG的一種延伸15.IP核的應(yīng)用：軟核soft core： 功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)后門(mén)數(shù)在5K以上的HDL代碼固核firm core： 功能經(jīng)過(guò)
2012-01-12 15:15:21
VERILOG是VERILOG的一種延伸15.IP核的應(yīng)用：軟核soft core： 功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)后門(mén)數(shù)在5K以上的HDL代碼固核firm core： 功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)
2017-11-30 09:01:53
可綜合的Verilog語(yǔ)法和語(yǔ)義（劍橋大學(xué)，影印）
2012-08-06 13:03:57
可綜合的VerilogHDL設(shè)計(jì)實(shí)例在前面七章里我們已經(jīng)學(xué)習(xí)了VerilogHDL的基本語(yǔ)法、簡(jiǎn)單組合邏輯和簡(jiǎn)單時(shí)序邏輯模塊的編寫(xiě)、Top-Down設(shè)計(jì)方法、還學(xué)習(xí)了可綜合風(fēng)格的有限狀態(tài)機(jī)
2009-11-23 16:01:33
請(qǐng)問(wèn)開(kāi)源FPGA項(xiàng)目有哪些？
2023-12-26 12:09:06
導(dǎo)入外部模塊，但是這個(gè)功能很有用的，比如我們引入一個(gè)開(kāi)源組件，又想在工程里面直接包含該組件的源代碼并且還可以修改該組件的代碼。引入方式如下：（1）將外部的模塊的代碼目錄手動(dòng)復(fù)制到自己的項(xiàng)目中，如下
2022-05-24 15:39:44
，都有Xilinx公司自己寫(xiě)好的可綜合的模塊，想請(qǐng)教一下為什么要分成這樣兩項(xiàng)？它們里面的模塊有區(qū)別嗎？2、上述談到的可綜合模塊和ISE 自帶的IP core又有什么區(qū)別呢？
2013-09-28 18:17:54
，都有Xilinx公司自己寫(xiě)好的可綜合的模塊，想請(qǐng)教一下為什么要分成這樣兩項(xiàng)？它們里面的模塊有區(qū)別嗎？2、上述談到的可綜合模塊和ISE 自帶的IP core又有什么區(qū)別呢？
2013-09-28 18:20:29
7.2設(shè)計(jì)入門(mén)（視頻）第8講：NIOSII 7.2 設(shè)計(jì)入門(mén)（視頻）第9講：FPGA系統(tǒng)設(shè)計(jì)技巧-乒乓操作（視頻）第10講：FPGA設(shè)計(jì)常用IP核-鎖相環(huán)（視頻）地址：http
2009-03-26 16:37:40
：從零開(kāi)始設(shè)計(jì)FPGA最小系統(tǒng)一: 核心電路（PDF、視頻）第3講：從零開(kāi)始設(shè)計(jì)FPGA最小系統(tǒng)二: 外圍電路（PDF、視頻）第4講：Verilog HDL語(yǔ)法一:常用語(yǔ)句（視頻）第5講
2009-03-09 22:56:25
有沒(méi)有大神可以提供xilinx FPGA的FFT IP核的調(diào)用的verilog 的參考程序，最近在學(xué)習(xí)FFT的IP核的使用，但是仿真結(jié)果有問(wèn)題，所以想找些參考設(shè)計(jì)，謝謝
2016-12-25 17:05:38
方式；固核則通常介于上面兩者之間，它已經(jīng)通過(guò)功能驗(yàn)證、時(shí)序分析等過(guò)程，設(shè)計(jì)人員可以以邏輯門(mén)級(jí)網(wǎng)表的形式獲取。FPGA的開(kāi)發(fā)方式分為三種，分別是：原理圖、Verilog HDL以及IP核。其中原理圖方式
2016-12-22 23:37:00
II、ISE等一種以上開(kāi)發(fā)工具進(jìn)行綜合布局布線，熟悉顯示行業(yè)常用的相關(guān)接口；能獨(dú)立承擔(dān)硬件FPGA設(shè)計(jì)項(xiàng)目，按照項(xiàng)目計(jì)劃要求完成任務(wù)，能夠獨(dú)立進(jìn)行FPGA需求分析、芯片評(píng)估、器件選型，并完成相關(guān)硬件系統(tǒng)
2017-06-29 13:47:39
講，主要通過(guò)演示FPGA數(shù)字邏輯設(shè)計(jì)中除Verilog代碼方式設(shè)計(jì)外另外一種最常用的設(shè)計(jì)方式——使用IP核進(jìn)行系統(tǒng)設(shè)計(jì)。本教程講解了如何在Quartus II軟件中調(diào)用一個(gè)基本的免費(fèi)IP核——計(jì)數(shù)器IP核
2015-09-22 14:06:56
的 Verilog/FPGA開(kāi)源項(xiàng)目》內(nèi)容介紹更加詳細(xì)，包括但不限于綜合、上板測(cè)試等。兩者相輔相成，互補(bǔ)互充~
這幾年DPU的概念越來(lái)越火，有和CPU、GPU并駕齊驅(qū)的勢(shì)頭，通俗的講DPU分擔(dān)的工作
2023-11-01 16:27:44
XST支持哪些語(yǔ)言？VHDL, Verilog-2002, 以及Mixed Language of VHDL and Verilog。所支持的可綜合的VHDL和Verilog的子集可以查看XST
2018-08-08 10:31:27
的基本要求。通過(guò)本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前最流行的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡(jiǎn)單的FPGA程序
2018-09-19 11:34:03
。比如：怎么創(chuàng)建工程，怎么添加文件，怎么跑一系列編譯的流程，怎么加入時(shí)序約束，怎么分配管腳，然后怎么把生成的FPGA映像加載到開(kāi)發(fā)板上運(yùn)行。
第二，就是熟悉一些常用的IP的用法
。在FPGA項(xiàng)目中，我們
2024-01-02 23:03:31
，是指硬件能夠?qū)崿F(xiàn)的一些語(yǔ)法，這些語(yǔ)法能夠被EDA工具所支持，能夠通過(guò)編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。無(wú)論是Verilog語(yǔ)言還是VHDL語(yǔ)言，可綜合的子集都很小。但是如何用好這些語(yǔ)法
2017-12-06 19:50:25
`勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載33：可綜合的語(yǔ)法子集4特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1i5LMUUD 連續(xù)賦值
2017-12-19 21:36:24
及說(shuō)明–介紹Verilog testbench?激勵(lì)和控制和描述?結(jié)果的產(chǎn)生及驗(yàn)證–任務(wù)task及函數(shù)function–用戶定義的基本單元(primitive)–可綜合的Verilog描述風(fēng)格介紹
2012-08-03 00:23:48
工程師的基本要求。通過(guò)本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前最流行的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡(jiǎn)單的FPGA
2015-10-27 17:57:38
1 背景知識(shí)采用基于FPGA的方式進(jìn)行系統(tǒng)設(shè)計(jì)，具備運(yùn)行傳輸速度快、并行處理內(nèi)部程序、有大量開(kāi)發(fā)好的IP核、引腳眾多、設(shè)計(jì)靈活等優(yōu)點(diǎn)。針對(duì)被測(cè)樣機(jī)的功能模式和受控電路模塊眾多，對(duì)控制器I/O引腳資源
2018-08-07 10:08:19
的挑戰(zhàn)。本文采用RFC815中的重組算法實(shí)現(xiàn)的基于FPGA的IP碎片重組模塊能夠提供對(duì)OC-48接口流量的支持，具有硬件開(kāi)銷(xiāo)小，可擴(kuò)展性好的特點(diǎn)，并提供了一種針對(duì)IP碎片攻擊的預(yù)警機(jī)制，能夠抵抗常見(jiàn)
2008-10-07 11:00:19
作為我項(xiàng)目的一部分，我需要將ADC與7系列FPGA接口，我有一個(gè)SelectIO?接口向?qū)У?b class="flag-6" style="color: red">IP核。但是，我的整個(gè)項(xiàng)目都在VHDL中，IPi得到的是Verilog。請(qǐng)指出我如何在我的VHDL頂級(jí)模塊中使用該IP核的一些示例。最好的祝福
2020-05-21 12:31:59
學(xué)習(xí)fpga我用的verilog語(yǔ)言，怎么模塊化呢？？？？
2013-11-21 23:11:32
閱讀目錄 linux/嵌入式常用開(kāi)源庫(kù)列表其他資料參考資料linux下/嵌入式常用的開(kāi)源庫(kù)名字及簡(jiǎn)介，使用文檔和教程可以自己百度 (自己整理，不定時(shí)完善) linux/嵌入式常用開(kāi)源庫(kù)列表
2021-12-24 06:53:15
的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一 些簡(jiǎn)單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法。通過(guò)實(shí)戰(zhàn)訓(xùn)練，學(xué)員可以
2014-09-16 17:52:27
verilog代碼，該代碼描述了一個(gè)加法器功能。該代碼經(jīng)過(guò)綜合器解釋后，轉(zhuǎn)化成一個(gè)加法器電路。QUARTUS、ISE和VIVADO都是綜合器，集成電路常用的綜合器是DC。我們?cè)?b class="flag-6" style="color: red">FPGA設(shè)計(jì)的過(guò)程中，不可避免
2018-10-08 15:19:23
是在描述硬件，即用代碼畫(huà)圖。在 Verilog 語(yǔ)言中，always 塊是一種常用的功能模塊，也是結(jié)構(gòu)最復(fù)雜的部分。筆者初學(xué)時(shí)經(jīng)常為 always 語(yǔ)句的編寫(xiě)而苦惱.
2021-07-29 07:42:25
概述EasyGo FPGA Coder Block是嵌入Matlab/Simulink里面的FPGA 仿真工具包軟件。提供了一些基礎(chǔ)的函數(shù)庫(kù)以及常用的控制函數(shù)模塊，配合
2022-05-19 09:16:05
Verilog HDL 綜合實(shí)用教程第1章 基礎(chǔ)知識(shí)第2章 從Verilog結(jié)構(gòu)到邏輯門(mén)第3章 建模示例第4章 模型的優(yōu)化第5章 驗(yàn)證附錄A 可綜合的語(yǔ)言結(jié)構(gòu)附錄B 通用庫(kù)
2009-07-20 11:21:13
86 給出了一種基于FPGA的分頻電路的設(shè)計(jì)方法．根據(jù)FPGA器件的特點(diǎn)和應(yīng)用范圍，提出了基于Verilog的分頻方法．該方法時(shí)于在FPGA硬件平臺(tái)上設(shè)計(jì)常用的任意偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻
2011-11-09 09:49:33355 《ARM嵌入式常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講》針對(duì)目前通用流行的ARM嵌入式處理器，通過(guò)實(shí)例精講的形式，詳細(xì)介紹了ARM嵌入式常用模塊與綜合應(yīng)用系統(tǒng)設(shè)計(jì)的方法及技巧。
2012-03-05 15:53:580 可綜合的Verilog語(yǔ)法和語(yǔ)義（劍橋大學(xué)，影印）:第七版
2012-05-21 14:50:1427 文中在FPGA芯片中嵌入MC8051 IP Core，作為控制核心，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IPCore為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等模塊電路，采用等精度測(cè)量法
2012-12-24 09:51:452017 文中在FPGA芯片中嵌入MC8051 IP Core，作為控制核心，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IPCore為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等模塊電路，采用等精度測(cè)量法
2013-01-07 11:17:314576 
Xilinx FPGA工程例子源碼：IP camera的開(kāi)源系統(tǒng)
2016-06-07 14:13:4313 MSP430單片機(jī)常用模塊與綜合系統(tǒng)實(shí)例精講
2017-05-14 08:00:0089 FPGA verilog 相關(guān)設(shè)計(jì)實(shí)踐
2017-09-06 11:19:3432 本文檔的主要內(nèi)容詳細(xì)介紹的是常用模塊的Verilog HDL設(shè)計(jì)詳細(xì)資料免費(fèi)下載。
2018-10-16 11:12:5420 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之Verilog基礎(chǔ)的詳細(xì)資料說(shuō)明包括了:1.Verilog HDL簡(jiǎn)介，2.Verilog HDL模型的基本結(jié)構(gòu)，3.Verilog HDL模塊的組成
2019-03-21 15:02:4937 在接觸Verilog 語(yǔ)法參考手冊(cè)的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來(lái)描述硬件。所以大家往往會(huì)疑惑那些Verilog語(yǔ)句是可綜合的，那些是只能用于寫(xiě)Testbench的，其實(shí)，參考手冊(cè)中只有
2019-04-20 10:59:394049 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的視頻教程之Verilog模塊的基本構(gòu)成要素資料說(shuō)明。
2019-03-26 16:55:2113 本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開(kāi)發(fā)開(kāi)始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。
2019-12-02 07:10:002926 
本文主要介紹verilog基礎(chǔ)模塊，夯實(shí)基礎(chǔ)，對(duì)深入學(xué)習(xí)FPGA會(huì)有很大幫助。
2022-02-08 15:04:081994 
本文主要介紹verilog基礎(chǔ)模塊，夯實(shí)基礎(chǔ)，對(duì)深入學(xué)習(xí)FPGA會(huì)有很大幫助。
2021-01-22 10:41:175 電路“胸有成竹”； 牢記可綜合Verilog HDL與電路結(jié)構(gòu)一一對(duì)應(yīng)的關(guān)系； 確認(rèn)電路指標(biāo)是什么：性能？面積？ 硬件思維方式，代碼不再是一行行的代碼而是一塊一塊的硬件模塊； 達(dá)到以上幾點(diǎn)，就可以確保寫(xiě)出行云流水般的高質(zhì)量代碼。 關(guān)于代碼與硬件電路的對(duì)應(yīng)關(guān)系，參見(jiàn)如下圖
2021-04-04 11:19:003847 
FPGA設(shè)計(jì)中DAC控制的Verilog實(shí)現(xiàn)(單片機(jī)電源維修)-該文檔為FPGA設(shè)計(jì)中DAC控制的Verilog實(shí)現(xiàn)資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………
2021-07-26 12:18:4818 FPGA CPLD中的Verilog設(shè)計(jì)小技巧(肇慶理士電源技術(shù)有限)-FPGA CPLD中的Verilog設(shè)計(jì)小技巧? ? ? ? ? ? ? ? ?
2021-09-18 16:49:1835 該FPGA項(xiàng)目旨在詳細(xì)展示如何使用Verilog處理圖像，從Verilog中讀取輸入位圖圖像（.bmp），處理并將處理結(jié)果寫(xiě)入Verilog中的輸出位圖圖像。提供了用于讀取圖像、圖像處理和寫(xiě)入圖像
2021-09-23 15:50:215150 優(yōu)秀的 Verilog/FPGA開(kāi)源項(xiàng)目介紹（一）-PCIe通信 今天開(kāi)始會(huì)陸續(xù)介紹一些優(yōu)秀的開(kāi)源項(xiàng)目，項(xiàng)目基本都是和FPGA或HDL相關(guān)的。對(duì)于一些找工作或者急需項(xiàng)目經(jīng)驗(yàn)的人來(lái)說(shuō)，這些項(xiàng)目都有一定
2021-10-11 15:31:478450 
今天介紹兩個(gè)（only two）網(wǎng)絡(luò)相關(guān)的開(kāi)源項(xiàng)目。 Alex的verilog-ethernet之前在介紹PCIe項(xiàng)目時(shí)有介紹過(guò)Alex的項(xiàng)目，當(dāng)時(shí)重點(diǎn)介紹了PCIe。今天主要介紹
2021-10-27 09:20:492278 
優(yōu)秀的 Verilog/FPGA開(kāi)源項(xiàng)目介紹（五）- USB通信 USB是我們生活中非常非常常見(jiàn)的接口，鼠標(biāo)、鍵盤(pán)以及常見(jiàn)的U 盤(pán)等，可以說(shuō)現(xiàn)在的USB設(shè)備已經(jīng)滲透到生活中的方方面面，下面就介紹幾個(gè)
2021-11-02 14:54:157820 
優(yōu)秀的 Verilog/FPGA開(kāi)源項(xiàng)目介紹（七）- CAN0、CAN總線介紹《【科普】CAN總線介紹及FPGA實(shí)現(xiàn)方案簡(jiǎn)介》 1、CAN權(quán)威文檔CAN總線有兩個(gè)ISO國(guó)際標(biāo)準(zhǔn)：ISO11898
2021-11-17 11:19:562730 ARTIX-xlinx 版本FPGA 串口通信模塊（含IP核）
2022-06-20 11:07:2812 電子發(fā)燒友網(wǎng)站提供《TTL FPGA開(kāi)源項(xiàng)目.zip》資料免費(fèi)下載
2022-07-28 10:18:333 電子發(fā)燒友網(wǎng)站提供《樹(shù)莓派計(jì)算模塊開(kāi)源項(xiàng)目.zip》資料免費(fèi)下載
2022-08-05 09:25:581 電子發(fā)燒友網(wǎng)站提供《FPGA與MCU單片機(jī)的綜合開(kāi)發(fā)板開(kāi)源.zip》資料免費(fèi)下載
2022-08-09 09:41:412 電子發(fā)燒友網(wǎng)站提供《基于IP5306 3.7V升壓5V充電開(kāi)源項(xiàng)目.zip》資料免費(fèi)下載
2022-08-09 09:28:0017 電子發(fā)燒友網(wǎng)站提供《快充模塊IP6505T開(kāi)源分享.zip》資料免費(fèi)下載
2022-08-10 14:33:385 Verilog 例化說(shuō)明 1.什么是模塊例化？為什么要例化？ 模塊例化可以理解成模塊調(diào)用。對(duì)于一個(gè) FPGA 工程，通常是由一個(gè)頂層模塊與多個(gè)功能子模塊組成，為了實(shí)現(xiàn)頂層模塊與子模塊的連接，需要進(jìn)行
2022-12-12 09:50:062700 FPGA 項(xiàng)目使用一種稱為 Verilog 的語(yǔ)言，您需要學(xué)習(xí)它才能理解項(xiàng)目。但是通過(guò)此處顯示的示例以及其他可用的在線資源，這并不太難。
2023-04-06 14:33:10706 
本文是本系列的第三篇，本文主要介紹FPGA常用運(yùn)算模塊-乘加器，xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開(kāi)發(fā)使用。
2023-05-22 16:17:12924 
本文是本系列的第四篇，本文主要介紹FPGA常用運(yùn)算模塊-除法器，xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開(kāi)發(fā)使用。
2023-05-22 16:20:451936 
本文是本系列的第五篇，本文主要介紹FPGA常用運(yùn)算模塊-復(fù)數(shù)乘法器，xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開(kāi)發(fā)使用。
2023-05-22 16:23:281244 
本文是本系列的第六篇，本文主要介紹FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器，xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開(kāi)發(fā)使用。
2023-05-24 10:37:183801 
《優(yōu)秀的IC/FPGA開(kāi)源項(xiàng)目》是新開(kāi)的系列，旨在介紹單一項(xiàng)目，會(huì)比《優(yōu)秀的 Verilog/FPGA開(kāi)源項(xiàng)目》內(nèi)容介紹更加詳細(xì)，包括但不限于綜合、上板測(cè)試等。兩者相輔相成，互補(bǔ)互充。
2023-06-09 09:42:411326 
FPGA IP核（Intellectual Property core）是指在可編程邏輯器件（Field-Programmable Gate Array，FPGA）中使用的可復(fù)用的設(shè)計(jì)模塊或功能片段。它們是預(yù)先編寫(xiě)好的硬件設(shè)計(jì)代碼，可以在FPGA芯片上實(shí)現(xiàn)特定的功能。
2023-07-03 17:13:284343 Hello，大家好，之前給大家分享了大約一百多個(gè)關(guān)于FPGA的開(kāi)源項(xiàng)目，涉及PCIe、網(wǎng)絡(luò)、RISC-V、視頻編碼等等，這次給大家?guī)?lái)的是不枯燥的娛樂(lè)項(xiàng)目，主要偏向老的游戲內(nèi)核使用FPGA進(jìn)行硬解，涉及的內(nèi)核數(shù)不勝數(shù)，主要目標(biāo)是高的可實(shí)現(xiàn)性及復(fù)現(xiàn)性。
2024-01-10 10:54:24393 
FPGA（現(xiàn)場(chǎng)可編程邏輯門(mén)陣列）開(kāi)發(fā)主要使用的編程語(yǔ)言是硬件描述語(yǔ)言（HDL），其中Verilog是最常用的編程語(yǔ)言之一。而C語(yǔ)言通常用于傳統(tǒng)的軟件編程，與FPGA的硬件編程有所區(qū)別。
2024-03-27 14:38:14136
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