之前的一篇文章介紹了FPGA在線調(diào)試的方法[1]。這幾種方法都比較常用，但是現(xiàn)實往往沒有這么簡單，很多時候，工具在綜合，布局布線階段會對某些代碼進行優(yōu)化，所以實際的電路與代碼中的信號無法對應(yīng)上，也是很常見的事情。而我們常常會使用代碼中的信號名來抓取信號，后期布局布線階段，無法找到對應(yīng)的電路信號，可能會導(dǎo)致無法抓取信號或者布局布線失敗。

一般來說，信號被優(yōu)化，主要情況大致為兩點：

1. 多余的bit

例如，我們定義狀態(tài)機信號state為4bit信號，但實際上我們的狀態(tài)機只有0，1兩種狀態(tài)。這種情況下，工具會自動認為多余的3bit沒有用到，直接將state優(yōu)化為1bit，所以想直接抓取state完整的信號就沒有辦法抓到；計數(shù)器信號被優(yōu)化大部分也是因為bit數(shù)多余了。

2. 重復(fù)的信號，或者有更好的設(shè)計方法

很多人說verilog編寫，心中要有電路。但是對于初學(xué)者來說，將verilog代碼與數(shù)字電路對應(yīng)上，還是比較困難的，所以他們的代碼上，有很多優(yōu)化空間，也有些代碼只是為了“測試”，后期沒有驅(qū)動其他信號。而工具也較為“智能”地發(fā)現(xiàn)這一點，幫助設(shè)計者做好優(yōu)化。然而，設(shè)計者的信號可能就會被省略，導(dǎo)致實際電路沒有代碼對應(yīng)的信號。

解決這種問題的方法也有多種，分為被動和主動方法。

1. 被動方法：將被省略的信號輸出

在我初學(xué)的時候，遇到這種情況的解決方案，是直接將被省略的信號輸出，以上面說的state為例，直接在module的輸入輸出端口增加一個output reg [3:0] state，并將原來的state定義注釋掉。如此一來，信號必須要輸出，工具不會對信號進行優(yōu)化。

對于一些僅僅用于“測試”的代碼，沒有驅(qū)動其他信號而被優(yōu)化的情況，初學(xué)時的方法一般是給它增加一個驅(qū)動，讓這個信號去驅(qū)動別的信號，讓工具看到這個信號的“價值”，從而避免它被干掉。

2. 主動方法：使用SYNTHESIS 語句防止被優(yōu)化

使用專用的SYNTHESIS語句告訴工具，不要優(yōu)化該信號，在不同的工具中，語句內(nèi)容，使用方式不同。

在Quartus中，使用/ synthesis noprune /,/ synthesis preserve /等語句，注意，這些語句如果是用于信號的定義時，需要放在定義的語句尾部。如下圖所示：

reg [3:0] state    /*synthesis preserve*/;
reg [3:0] nxt_state   /*synthesis preserve*/;

當然也有別的語句，還有將語句放在module定義尾部，防止模塊內(nèi)任意信號被優(yōu)化，由于好久沒有使用過quartus，怕說錯了這部分內(nèi)容，就不多說了，這些資料可以使用baidu/google/bing搜索“QUARTUS防止信號優(yōu)化”獲得。

在Vivado中，使用(* keep="true" )，( keep_hierarchy="yes" *)語句。這些語句是放在信號定義之前的。

(* keep="true" *)reg [3:0] state  ;
(* keep="true" *)(* max_fanout=50 *) reg [12:0] index ;

以及

(* keep_hierarchy="yes" *)
clk_manager 
clk_manager_inst(
.clk_in(clk_in),
.rst(rst),
...
);

(* keep="true" )對信號進行保護，但并不是說一定有效。一般遇到加了( keep="true" )還被優(yōu)化的信號，我會使用( keep_hierarchy="yes" *)對整體模塊進行保護，一般到這一步，信號就可以抓取到了。

當然，也可以用Schematic，查看具體的實現(xiàn)之后，信號是否還存在。Schematic如下：

當然，最主要還是要提高自己的姿勢水平，寫出更“規(guī)范”的代碼，規(guī)避工具所想與自己所想有差異。

使用工具版本：

QUARTUS II: 13.1

VIVADO: 2019.1