引言

數(shù)據(jù)采集系統(tǒng)是計算機(jī)測控系統(tǒng)中不可或缺的組成部分，是影響測控系統(tǒng)的精度等性能指標(biāo)的關(guān)鍵因素之一。常用數(shù)據(jù)采集方案是以微處理器為核心控制多個通道的信號采集、預(yù)處理、存儲和傳輸，即用軟件實(shí)現(xiàn)數(shù)據(jù)的采集，這在一定程度上局限了數(shù)據(jù)采集的速度、效率及時序的精確控制。本文研究的數(shù)據(jù)采集系統(tǒng)應(yīng)用于某高速高精IC設(shè)備，待采集信號來源于多個傳感器，系統(tǒng)要求在不多于180us的時間內(nèi)需實(shí)現(xiàn)全部40路通道數(shù)據(jù)的現(xiàn)場高精度采集、預(yù)處理、實(shí)時存儲及遠(yuǎn)程傳輸。考慮到FPGA器件的高集成度、高時鐘頻率、時序控制精確、編程靈活等明顯優(yōu)于普通微處理器的特點(diǎn)，故本系統(tǒng)采用FPGA為核心控制ADC和數(shù)據(jù)傳輸，這樣可達(dá)到預(yù)期要求，并簡化外圍電路，降低設(shè)計風(fēng)險，縮短開發(fā)周期。

1系統(tǒng)結(jié)構(gòu)

本文設(shè)計的數(shù)據(jù)采集系統(tǒng)劃分為A/D轉(zhuǎn)換電路、采集控制FPGA和光纖傳輸接口等若干部分，以A/D轉(zhuǎn)換電路、采集控制FPGA為本采集系統(tǒng)的核心，如圖1所示。

該系統(tǒng)實(shí)現(xiàn)數(shù)據(jù)的采集、預(yù)處理和存儲功能。當(dāng)采集控制FPGA經(jīng)光纖接口接收到來自遠(yuǎn)程伺服控制板卡的開始采集指令，來自各個傳感器的差分模擬信號即經(jīng)系統(tǒng)內(nèi)的多路開關(guān)被選通地輸入模數(shù)轉(zhuǎn)換器，轉(zhuǎn)換結(jié)果進(jìn)而被引入采集控制FPGA中，在進(jìn)行適當(dāng)?shù)念A(yù)處理后，數(shù)據(jù)被存儲在FPGA內(nèi)嵌的DPRAM中等待讀取。同時根據(jù)對FPGA內(nèi)建的寄存器操作實(shí)現(xiàn)采集系統(tǒng)的其他功能，如復(fù)位、標(biāo)定等。全系統(tǒng)12位有效數(shù)位的轉(zhuǎn)換精度由高精度A/D芯片以及對模擬差分信號輸入路徑的標(biāo)定來保證。

2關(guān)鍵芯片介紹

該數(shù)據(jù)采集系統(tǒng)涉及到的關(guān)鍵芯片主要為FPGA、ADC轉(zhuǎn)換芯片。

FPGA選用Altera公司的EP1K100系列。該系列芯片采用查找表（LUT）和EAB（嵌入式陣列塊）相結(jié)合的結(jié)構(gòu)，內(nèi)核采用2.5V電壓，功耗低，能夠提供高達(dá)250MHz的雙向I/O功能，支持3.3V/5V混合電壓信號，無需額外電平轉(zhuǎn)換芯片進(jìn)行電平匹配。其特點(diǎn)正適合應(yīng)用于具有復(fù)雜邏輯及有存儲、緩沖能力的數(shù)據(jù)采集系統(tǒng)。

Crystal公司的CS5101A是一款16位高精度CMOS模數(shù)串行轉(zhuǎn)換芯片，內(nèi)含雙通道輸入多路開關(guān)、ADC、轉(zhuǎn)換和校準(zhǔn)微控制器、時鐘發(fā)生器、比較器和串行通訊口，其固有的采樣結(jié)構(gòu)使其工作時無需外部跟隨和保持運(yùn)放器。CS5101A的線性度誤差為±0.001％FS，滿刻度誤差為±1LSB，轉(zhuǎn)換頻率為100KHz，具有自校準(zhǔn)、抗溫漂特性，長時間空載可維持精度不變。選用該高性能ADC芯片對實(shí)現(xiàn)采集系統(tǒng)的精度校準(zhǔn)和診斷作用有重要意義。

3方案實(shí)現(xiàn)

3.1 電路設(shè)計

系統(tǒng)以8通道差分多路開關(guān)ADG407、差分運(yùn)放器INA105和CS5101A構(gòu)成采集控制FPGA的信號輸入通道，如圖2所示。該采集系統(tǒng)需要有40路差分模擬電壓信號輸入，故使用6片ADG407以實(shí)現(xiàn)最大48路模擬輸入通道的多路復(fù)用。每片ADG407的輸出連接到一個0.5倍差分運(yùn)放器INA105實(shí)現(xiàn)差分至單端轉(zhuǎn)換，經(jīng)過運(yùn)放網(wǎng)絡(luò)后連接到CS5101A的一個模擬輸入端。該采集系統(tǒng)使用3片CS5101A，分別對應(yīng)3個采集子單元，至多可滿足48路輸入通道的要求。在一個采樣周期內(nèi)，選擇哪路差分模擬信號進(jìn)行A/D轉(zhuǎn)換由采集控制FPGA通過控制每片ADG407的地址選擇端和每片CS5101A的通道選擇端實(shí)現(xiàn)。電路及FPGA結(jié)構(gòu)框圖見圖2所示。

精度是該數(shù)據(jù)采集系統(tǒng)的關(guān)鍵指標(biāo)，設(shè)計的目標(biāo)之一就是使整個采集系統(tǒng)能達(dá)到12位有效數(shù)位的轉(zhuǎn)換精度。由CS5101A的參數(shù)得出該芯片的精度可達(dá)15位有效數(shù)位，故該系統(tǒng)的精度主要取決于信號的輸入路徑，即必須考慮到板卡上的元器件工作情況和線路上信號傳輸對實(shí)際轉(zhuǎn)換精度的影響，因此實(shí)現(xiàn)采集通道的標(biāo)定對于整個采集系統(tǒng)有重要的意義。每一組模擬輸入信號均要經(jīng)多路開關(guān)，到一個前置放大電路，再進(jìn)入ADC中。該信號路徑即為待標(biāo)定的通道。當(dāng)多路開關(guān)通道之間的匹配較好時，一路通道一次即可標(biāo)定該組多路開關(guān)的所有通道。在此選擇每片ADG407的最后一路輸入通道作為其標(biāo)定通道，以采集系統(tǒng)板卡提供的零位電壓（模擬地）和差分參考電壓為其輸入信號，從而進(jìn)行ADC整體精度的校準(zhǔn)和診斷。

在上述設(shè)計下，將CS5101A的BP/UPN引腳拉高使其工作在雙端狀態(tài)。并通過設(shè)置其SCKMOD引腳和OUTMOD引腳電平使CS5101A工作在PDT（管道數(shù)據(jù)傳輸）的串行數(shù)據(jù)輸出模式下，以利FPGA的時序控制。在此模式下，采集控制FPGA為CS5101A提供串行數(shù)據(jù)輸出時鐘信號SCLK，在轉(zhuǎn)換時刻寄存當(dāng)前數(shù)據(jù)，進(jìn)而在下一個轉(zhuǎn)換周期輸出上一次轉(zhuǎn)換結(jié)果。CS5101A的/HOLD信號必須在上次轉(zhuǎn)換的數(shù)據(jù)出現(xiàn)在SDATA引腳之前保持為低電平，以激發(fā)下一次轉(zhuǎn)換。系統(tǒng)采用8.192MHz的石英晶振器為CS5101A提供時鐘信號。

3.2 FPGA設(shè)計

采集控制FPGA的全局時鐘頻率為20MHz，其主要的I/O 引腳包括3組CS5101A的控制信號和ADG407的通道選擇信號，以及與光纖接口通訊用的32位數(shù)據(jù)總線、8位地址總線、讀寫控制線和采集開始/結(jié)束信號。信號具體描述如下。

SCLK ： ADC串行轉(zhuǎn)換結(jié)果在此輸入信號的下降沿變化，在上升沿有效。

SDATA ：在SCLK的下降沿輸出數(shù)據(jù)位，可在SCLK的上升沿對數(shù)據(jù)進(jìn)行有效鎖存。

/HOLD ：該引腳的下降沿將CS5101A設(shè)定為保持狀態(tài)并觸發(fā)一個轉(zhuǎn)換。

/STBY ：在ADC復(fù)位后指示校準(zhǔn)狀態(tài)。在校準(zhǔn)期間保持低電平，校準(zhǔn)完畢返回高電平。

/RST ：低電平復(fù)位。回復(fù)高電平時觸發(fā)一完整的校準(zhǔn)序列波。校準(zhǔn)時忽略/HOLD信號。

CH1//2 ： ADC內(nèi)部的2個模擬輸入通道的控制線。

ADCx_SEL［2:0］ ：用于模擬多路復(fù)用器（多路開關(guān)）輸入通道選擇的控制線。

如圖2所示，此FPGA頂層可分為3部分：全局控制模塊F_ADC_ctrl、對應(yīng)3個采集子單元的控制模塊Sub_ADCx_ctrl（x＝1～3，下同）和DPRAM模塊。其中F_ADC_ctrl模塊檢測來自光纖接口的采集觸發(fā)信號（F_ADC_start），并依此產(chǎn)生Sub_ADCx_ctrl子模塊的開始工作信號（Sub_ADCx_start），在接收到這三個子模塊返回的轉(zhuǎn)換結(jié)束信號（Sub_ADCx_done）后，向光纖接口發(fā)出采集結(jié)束信號（F_ADC_done）以通知遠(yuǎn)程伺服控制板卡讀取采集結(jié)果，完成一次伺服周期的數(shù)據(jù)采集。在DPRAM模塊內(nèi)實(shí)現(xiàn)所有寄存器。

分別控制3個采集子單元的Sub_ADCx_ctrl子模塊是該FPGA的核心，每個模塊可進(jìn)一步細(xì)分為Sub_ADCx_Channel_sel模塊和Sub_ADCx_Sample模塊，這二者之間由Sub_ADCx_start_S2P信號協(xié)調(diào)時序關(guān)系。該模塊的結(jié)構(gòu)框圖如圖3所示。

其中，Sub_ADCx_Channel_sel模控制CS5101A的/HOLD信號時序（Sub_ADCx_HOLD）和雙通道選擇信號（Sub_ADCx_CH1_2）。工作狀態(tài)如圖4所示，其中/HOLD信號的高/低電平所維持的時鐘周期數(shù)根據(jù)FPGA的全局時鐘頻率計算而定。Sub_ADCx_Sample模塊則在Sub_ADCx_start_S2P信號的控制下輸出全局時鐘4分頻的SCLK信號給CS5101A，并在SCLK的第66個上升沿完成采集結(jié)果的串并轉(zhuǎn)換，同時輸出與當(dāng)前采集通道對應(yīng)的地址給DPRAM模塊，在SCLK的第70個上升沿產(chǎn)生對DPRAM模塊的寫使能信號Sub_ADCx_wr，從而將16位采集結(jié)果寫入DPRAM模塊內(nèi)的指定空間。完成寫操作后由Sub_ADCx_Channel_sel模塊向F_ADC_ctrl模塊提交轉(zhuǎn)換結(jié)束信號Sub_ADCx_done。

DPRAM模塊內(nèi)部存儲地址與采集/標(biāo)定通道一一對應(yīng)，實(shí)現(xiàn)對轉(zhuǎn)換結(jié)果的預(yù)處理（如閥值比較等）和鎖存。另一端通過32位雙向數(shù)據(jù)總線和8位地址總線與光纖接口通訊，以實(shí)現(xiàn)遠(yuǎn)程伺服控制板卡讀取模塊內(nèi)的轉(zhuǎn)換數(shù)據(jù)和讀、寫寄存器。其中，寫采集控制寄存器改變其特定位的電平輸出可實(shí)現(xiàn)對通道標(biāo)定和數(shù)據(jù)采集操作的切換，以及系統(tǒng)復(fù)位等功能。鑒于該采集系統(tǒng)對數(shù)據(jù)實(shí)時性的要求，在DPRAM模塊中還建有一個16位延時寄存器（AD_delay_reg），其作用是提供F_ADC_ctrl模塊內(nèi)減1計數(shù)器的計數(shù)初值，以控制從檢測到開始采集觸發(fā)信號F_ADC_start到指令3個采集子模塊真正開始采集之間的延時。對于有固定伺服周期T的伺服系統(tǒng)而言，完成一次全通道采集的時間A和數(shù)據(jù)處理的時間D相對穩(wěn)定，則可由C＝T－A－D得出預(yù)期延時時間，如此可保證采集結(jié)束和數(shù)據(jù)讀取之間的時間間隔最小化，達(dá)到獲取實(shí)時采集數(shù)據(jù)的要求。

4 FPGA模塊控制時序

圖5為針對Sub_ADC1_Channel_sel模塊的仿真時序，結(jié)果顯示了該模塊能夠準(zhǔn)確產(chǎn)生CS5101A內(nèi)雙通道選擇信號CH1_2、/HOLD信號以及多路開關(guān)的控制信號。

圖6為針對Sub_ADC1_Sample模塊的仿真時序，波形包括了該模塊的兩個完整工作周期，結(jié)果顯示該模塊能夠在協(xié)調(diào)信號的觸發(fā)下準(zhǔn)確輸出SCLK時鐘和對DPRAM的寫使能信號，以及待寫入DPRAM的并行轉(zhuǎn)換數(shù)據(jù)。

5結(jié)束語

本文提出了一種以FPGA為核心控制CS5101A模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)多通道高精度數(shù)據(jù)采集系統(tǒng)的方案，并詳細(xì)說明了電路和FPGA的設(shè)計方法。經(jīng)過長時間測試，該采集系統(tǒng)各通道高速數(shù)據(jù)流能夠正確采集和存儲，工作穩(wěn)定，且通道標(biāo)定功能的實(shí)現(xiàn)使設(shè)計達(dá)到了期望的12位有效數(shù)位的精度要求，現(xiàn)已應(yīng)用于某高速高精I(xiàn)C設(shè)備上。

責(zé)任編輯：gt