支持 JESD204B/C SYSREF 和相位同步的 12.8GHz 射頻緩沖器、乘法器和分頻器
| Integrated VCO | No |
| Output frequency (Min) (MHz) | 300 |
| Output frequency (Max) (MHz) | 12800 |
| Current consumption (mA) | 405 |
| 1/f noise (10-kHz offset at 1-GHz carrier) (dBc/Hz) | -161 |
- 300MHz 至 12.8GHz 輸出頻率
- 超低噪聲
- 6GHz 輸出的本底噪聲為 -161dBc/Hz
- 6GHz 輸出、10kHz 偏移時的 1/f 噪聲為 –154dBc/Hz
- 在 30fs 附加抖動下（直流至 fCLK 積分范圍）
- 4 個具有相應 SYSREF 輸出的高頻時鐘
- 支持 ÷1（緩沖模式）、÷2、3、4、5、6、7 和 8 的共享分頻器
- 支持 x1（濾波器模式）、x2、x3 和 x4 的基于 PLL 的共享倍頻器
- 帶有相應 SYSREF 輸出的 LOGICLK 輸出
- 基于單獨的分頻組
- ÷1、2、4 預分頻器
- ÷1（旁路）、2、…、1023 后分頻器
- 8 個可編程輸出功率級別
- 同步的 SYSREF 時鐘輸出
- 在 12.8GHz 下，508 次延遲步長調整，每次小于 2.5ps
- 發生器和中繼器模式
- SYSREFREQ 引腳的窗口化特性，以優化計時
- 針對所有分頻和倍頻器件的同步功能
- 2.5V 工作電壓
- –40oC 至 +85oC 工作溫度
該器件具有高頻功能和極低的抖動特性，可在不降低信噪比的情況下，很好地解決時鐘精度、高頻數據轉換器的問題。4 個高頻時鐘輸出中的每一個輸出以及具有更大分頻器范圍的附加 LOGICLK 輸出都與 SYSREF 輸出時鐘信號配對。JESD 接口的 SYSREF 信號可以在內部生成，也可以作為輸入傳入，并重新計時為器件時鐘。對于數據轉換器時鐘應用，務必使時鐘的抖動小于數據轉換器的孔徑抖動。在需要對 4 個以上數據轉換器進行時鐘控制的應用中，可以使用多個器件開發各種級聯架構，以分配所需的所有高頻時鐘和 SYSREF 信號。憑借其低抖動和低本底噪聲，該器件可與超低噪聲參考時鐘源相結合，是時鐘控制型數據轉換器的典型解決方案，尤其是在 3GHz 以上采樣時。
