電子發(fā)燒友網(wǎng)訊：目前有一種新型的轉(zhuǎn)換器接口正處于穩(wěn)步上升的階段，根據(jù)其發(fā)展形勢，將來它或許會成為首選的轉(zhuǎn)換器協(xié)議，那就是JESD204。這種接口在幾年前就已經(jīng)推出了，在經(jīng)過幾次改版之后，它變成了一個很有吸引力的高效轉(zhuǎn)換接口。隨著轉(zhuǎn)換精度和速度的增強(qiáng)，對更高效率的接口的需求也日益增加。

　　JESD204不但帶了來高效率，并提供了CMOS和LVDS不能滿足的速度，大小和價格等優(yōu)勢。采用JESD204的設(shè)計不但可以體會到其可以實(shí)現(xiàn)高速采樣率接口所帶來的好處。除此之外，還可以，得益于其針腳的減少，還可以降低其封裝大小，同時還可以使電路板的設(shè)計更加簡便，最重要還能降低整體成本。因?yàn)檫@個標(biāo)準(zhǔn)是很容易擴(kuò)展的，因此它還能夠適應(yīng)未來的設(shè)計需要。自從2006年發(fā)布以來，JESD204這個標(biāo)準(zhǔn)目前已經(jīng)推出了兩個版本，現(xiàn)行的是B版本。

　　隨著這個標(biāo)準(zhǔn)逐漸被轉(zhuǎn)換器供應(yīng)商和類似FPGA制造商等用戶采用，它變得更精確，同時也添加了更多的功能，這樣又提高了它的效率和操作的簡便性。這個標(biāo)準(zhǔn)適用于ADC和DAC，其最初的目的就是做一個基本的FPGA通用接口，或者也可以與ASIC一起用。

　　什么是JESD204？

　　在2006年4月，JESD204的原始版本發(fā)布。這個標(biāo)準(zhǔn)被描述為一個轉(zhuǎn)換器和接收器（通常是FPGA或ASIC等設(shè)備）間的千兆位級的串行數(shù)據(jù)鏈接。在這個原始版本，串行數(shù)據(jù)連接定義為一個轉(zhuǎn)換器或者多轉(zhuǎn)換器和接收器之間的單獨(dú)一個串行通道。在圖一用圖形表示出來。展示的通道是M數(shù)量轉(zhuǎn)換器和利用CML驅(qū)動的差分互連接收器與接收器之間的實(shí)體界面。連接所展現(xiàn)的是轉(zhuǎn)換器和接收器之間已確定的串行數(shù)據(jù)連接。幀時鐘指定轉(zhuǎn)換器和接收器的路徑，同時給JESD204設(shè)備間的鏈接提供時鐘。

　　通道的數(shù)據(jù)速率定義在312.5Mbps到3.125Gbps之間，其負(fù)載阻抗定義在 。其差分電壓水平定義在0.72v到1.23V之間的普通模式電壓，并聲稱有著800mv的峰間電壓。

　　這個鏈接利用包含有嵌入式時鐘的8b/10b編碼器，從而就不需要額外布一條時鐘線，同時也免除了帶有高速率傳輸數(shù)據(jù)的額外時鐘信號復(fù)雜性調(diào)整的麻煩。隨著JESD204標(biāo)準(zhǔn)的逐步采用，改進(jìn)這個標(biāo)準(zhǔn)去支持帶有多種轉(zhuǎn)換器的不同串行通道也就變得很有必要了，這樣也更能符合轉(zhuǎn)換器不斷增加的速度和分辨率的需要。

　　這些共識在2008年4月促進(jìn)了JESD204第一個版本的推出，這也就是我們熟悉的JESD204A。這個標(biāo)準(zhǔn)的初版提供了對帶有多種轉(zhuǎn)換器的多樣串行通道的支持。通道的數(shù)據(jù)速率仍然保持在312.5Mbps到3.125Gbps之間不變，同時也保持一樣的幀時鐘和電氣接口規(guī)范。這個標(biāo)準(zhǔn)還增加了支持多樣化的串行通道的功能，這樣就能夠使帶有高采樣率和高分辨率的轉(zhuǎn)換器滿足3.125Gbps的數(shù)據(jù)速率要求。圖2展示了添加到JESD204A版本中以支持多種通道的的附加功能。

　　盡管原始版本的JESD204和改進(jìn)版的JESD204A標(biāo)準(zhǔn)相對于傳統(tǒng)的接口有著更高的性能，但仍然缺少一個關(guān)鍵的要素。這個缺少的元素則是鏈接中的連續(xù)性數(shù)據(jù)的確定延遲。




?????? 為JESD204正名

　　當(dāng)我們使用一個轉(zhuǎn)換器的時候，我們很有必要了解采樣信號及其數(shù)字表示之間的時序關(guān)系。這樣做就可以在接收到信號的時候在模擬區(qū)域?qū)Σ蓸有盘栠M(jìn)行適當(dāng)?shù)闹亟ā霈F(xiàn)這種情況很明顯就是在進(jìn)行模數(shù)轉(zhuǎn)換的時候，但在數(shù)模轉(zhuǎn)換的時候同樣適合。這個時序關(guān)系受到定義的ADC轉(zhuǎn)換器輸入信號瞬時采樣邊緣和轉(zhuǎn)換器輸出數(shù)字顯示之間多個時鐘周期的延遲影響。同樣地，在DAC，延遲定義為數(shù)字信號轉(zhuǎn)換成DAC直到模擬信號輸出改變的這段時間內(nèi)的時鐘周期的數(shù)量。在JESD204和JESD204A的標(biāo)準(zhǔn)里，沒有給準(zhǔn)確設(shè)置轉(zhuǎn)換器延遲和他的串行數(shù)字輸入和輸出定義的功能。

　　除此之外，轉(zhuǎn)換器將會繼續(xù)增加其速度和精度。這些要素就引出了這個標(biāo)準(zhǔn)第二個版本JESD204B的介紹。在2011年7月，第二個版本也就是現(xiàn)行本本的標(biāo)準(zhǔn)JESD204B推出，這個標(biāo)準(zhǔn)改進(jìn)的一個管管元器件就是添加了規(guī)定去獲得確定延遲，除此之外，數(shù)據(jù)速率支持逼近12.5Gbps，這就將設(shè)備分解成不同的速度等級。這個版本標(biāo)準(zhǔn)需要從用幀時鐘作為時鐘源到用設(shè)備作為主時鐘源過渡。圖3表示出了添加到JESD204B版本標(biāo)準(zhǔn)中的附加功能。

　　在JESD204標(biāo)準(zhǔn)的前兩個版本里，沒有嚴(yán)格規(guī)定通過接口的確定延遲。JESD204B版本通過提供一個機(jī)制、從電壓升高周期到電壓升高周期和通過鏈接再同步化，這樣的話延遲就可以再重復(fù)和具有確定性。一個行之有效的方法就是通過初始化轉(zhuǎn)換器初始通道的轉(zhuǎn)換器排列順序，同時及時利用一個叫做SYNC的輸入信號對所有通道進(jìn)行一個明確的定義。

　　另一個實(shí)施方法就是利用JESD204B最新定義的SYSREF信號。SYSREF信號相當(dāng)于主時間基準(zhǔn)，同時調(diào)整設(shè)備時鐘的內(nèi)部分配器和在每一個發(fā)射器和接收器的多幀時鐘。這可以幫助通過系統(tǒng)確認(rèn)確定延遲。JESD204B說明書介紹三個設(shè)備sub-classes：不支持確認(rèn)延遲的Sub-class 0，通過SYSREF達(dá)到確認(rèn)延遲的Sub-class 1和利用SYNC達(dá)到確認(rèn)延遲的Sub-class 2。Sub-class 0可以簡單的看做JESD204A，Sub-class 1是定位應(yīng)用在運(yùn)行500MSPS以上的的轉(zhuǎn)換器，而Sub-class 2則只要為地獄500MSPS的轉(zhuǎn)換器服務(wù)的。

　　除了確認(rèn)延遲，JESD204B版本將其通道數(shù)據(jù)速率增加到12.5Gbps，同時將設(shè)備分為不同的速度等級。對三個速度的設(shè)備來說，源和負(fù)載阻抗都是定義在100 ? ±20%。第一速度等級從JESD204和JESD204A版本的標(biāo)準(zhǔn)校準(zhǔn)通道數(shù)據(jù)速率，也將電氣接口的通道數(shù)據(jù)速率定義在3.125Gbps。JESD204B的第二速度等級將電氣接口的通道數(shù)據(jù)速率定義為6.375Gbps。這個速度等級將最小差分電壓水平降到400mv的峰間值。而不是第一速度等級的500mv。 JESD204B的第三速度等級將其電氣接口通道數(shù)據(jù)速率定義為12.5Gbps。這個速度把電氣接口所需的最低差分電壓降到360mv峰間值。隨著速度等級的通道數(shù)據(jù)速率的上升，最低差分電壓則相應(yīng)減小，之后降低驅(qū)動器的必要轉(zhuǎn)換速率會令物理實(shí)現(xiàn)變得更方便。

　　為了使JESD204B版本從幀時鐘到設(shè)備時鐘的過渡更具有靈活性。之前在JESD204和JESD204A版本中，JESD204系統(tǒng)的幀時鐘是絕對幀時間基準(zhǔn)。一般來說，轉(zhuǎn)換器的幀時鐘和采樣時鐘是一樣的。當(dāng)我們嘗試去給多樣化設(shè)備布置相同的信號，同時對不同路徑這樣就不能提供更多的靈活性，也有可能為嘗試給多設(shè)備配置相同信號的系統(tǒng)設(shè)計帶來不可預(yù)料的復(fù)雜性，也可以解析不同通路間的相交問題。在JESD204B，設(shè)備時鐘是JESD204系統(tǒng)的每個因素的定時基準(zhǔn)。每一個轉(zhuǎn)換器和接收器都從時鐘發(fā)生器電路獲得相應(yīng)的設(shè)備時鐘。這就為系統(tǒng)設(shè)計帶來更多的靈活性，但這要求指定給定設(shè)備的幀時鐘和設(shè)備時鐘之間關(guān)系。

　　為什么要關(guān)注JESD204

　　就如早幾年LVDS超越CMOS成為轉(zhuǎn)換器數(shù)字接口那樣，JESD204在以下的幾年也會走上這條道。當(dāng)然，CMOS技術(shù)在這段時間內(nèi)應(yīng)該也是停步不前，因?yàn)樗呀?jīng)被LVDS全面壓制了。轉(zhuǎn)換器的速度和精確度及其低功耗彌補(bǔ)了COMS和LVDS所不能做到的。隨著CMOS輸出的數(shù)據(jù)速率的提升，順便電流也會同樣升高，這樣就會造成高功耗。然而LVDS的電流和功率損耗都相對平穩(wěn)。圖四說明一個雙通道14位ADC的CMOS、LVDS、CML輸出的功率損耗。

?

　　總結(jié)

　　由于轉(zhuǎn)換的速度和分辨率的增加，更高效的數(shù)字接口的需求也有所增加。行業(yè)開始實(shí)現(xiàn)JESD204序列化的數(shù)據(jù)接口。在轉(zhuǎn)換器和FPGA（或ASIC）之間，接口規(guī)范持續(xù)發(fā)展提供了一個更好更快地傳輸數(shù)據(jù)。接口經(jīng)歷了兩次修訂，改善了其性能，而且能滿足日益增長的需求，也帶來了更高的速度和更高的分辨率轉(zhuǎn)換。展望未來轉(zhuǎn)換器的數(shù)字接口，很明確，JESD204有望成為數(shù)字轉(zhuǎn)換器接口的行業(yè)標(biāo)準(zhǔn)。每個修訂已經(jīng)回答了改善其實(shí)施的要求和允許標(biāo)準(zhǔn)的發(fā)展，以滿足轉(zhuǎn)換技術(shù)的變化所帶來的新要求。由于系統(tǒng)設(shè)計變得更加復(fù)雜和轉(zhuǎn)換器的性能的提高，JESD204標(biāo)準(zhǔn)必定要能夠適應(yīng)發(fā)展的需要，以不斷滿足新的設(shè)計要求。

?