在Serdes流行之前，芯片之間的數(shù)據(jù)傳輸主要靠低俗串行接口和并行接口（包含源同步接口和異步接口），存在諸如傳輸速率低、占用IO數(shù)量多、硬件連接復(fù)雜化等弊端。Serdes的出現(xiàn)簡(jiǎn)化了數(shù)據(jù)傳輸接口的硬件設(shè)計(jì)，大大提升了數(shù)據(jù)傳輸?shù)乃俾屎蛶捫省?/p>

Xilinx FPGA自Virtex-2 Pro系列開(kāi)始集成最高支持2.488Gbps線速率的RockitIO MGT和最高支持6.25Gbps線速率的RockitIO-X MGT，之后的FPGA產(chǎn)品系列中集成的Serdes也在不斷演進(jìn)，到如今在眾多用戶的量產(chǎn)設(shè)計(jì)中使用的Ultrascale和Ultrascale+系列FPGA，已經(jīng)集成了最高支持16.3Gbps線速率的GTH、最高支持32.75Gbps線速率的GTY和最高支持58Gbps線速率的GTM，更是在7nm Versal系列FPGA中集成了最高支持112Gbps線速率的GTM（Combine模式）。

今天我們來(lái)聊一聊7 Series、Ultrascale系列GTH與Ultrascale+ GTY的內(nèi)部區(qū)別，Serdes的內(nèi)部結(jié)構(gòu)和工作原理不在本文中討論，各種高速串行協(xié)議和接口也不在本文中討論。

我們簡(jiǎn)單整理了一下主要區(qū)別點(diǎn)如下：

1. 在GTH中留給用戶邏輯接口的interface data width最大可以到80bit，但是GTH內(nèi)部的internal data width最大只能支持到40bit，我們知道Serdes線速率和internal data width、編碼方式、txusrclk2/ rxusrclk2是線性比例關(guān)系，隨著Serdes支持最高線速率的提升，越來(lái)越高的txusrclk2/ rxusrclk2時(shí)鐘頻率將會(huì)使邏輯時(shí)序的收斂成為一個(gè)突出的問(wèn)題，在Ultrascale+ GTY內(nèi)部支持了最高80bit internal data width，方便用戶在時(shí)序收斂容易實(shí)現(xiàn)的頻率做到更高的Serdes線速率；

2. 高速信號(hào)在硬件鏈路中傳輸時(shí)，越來(lái)越高的線速率和愈加復(fù)雜的應(yīng)用場(chǎng)景，對(duì)于Serdes RX端均衡器的能力要求也相應(yīng)增加，Ultrascale+ GTY內(nèi)部支持了15階可配置為自適應(yīng)模式的DFE，對(duì)于高線速率、高損耗鏈路的應(yīng)用場(chǎng)景，接收端均衡能力有著更好的性能；

3. 在7 Series的GTH Quad中，在一個(gè)GTH Quad內(nèi)有四個(gè)CPLL和一個(gè)QPLL，而在Ultrascale的GTH Quad中、Ultrascale+的GTH Quad中、Ultrascale+的GTY Quad中，則變成了四個(gè)CPLL和兩個(gè)QPLL，QPLL具備更好的Jitter性能和更高的頻率支持，增加一個(gè)QPLL可以更好地應(yīng)對(duì)在一個(gè)GTH/GTY Quad內(nèi)設(shè)計(jì)多種高速串行協(xié)議的應(yīng)用場(chǎng)景和使用多種線速率的應(yīng)用場(chǎng)景；

4. 在7 Series的GTX/GTH時(shí)，一對(duì)參考時(shí)鐘輸入最多可以驅(qū)動(dòng)上下相鄰的三個(gè)GTX/GTH Quad，共計(jì)12個(gè)Serdes；而在Ultrascale和Ultrascale+的GTH/GTY時(shí)鐘結(jié)構(gòu)中，一對(duì)參考時(shí)鐘輸入最多可以驅(qū)動(dòng)上下相鄰的五個(gè)GTH/GTY Quad，這種新的時(shí)鐘走線結(jié)構(gòu)在Channel Bonding和multi-lane數(shù)據(jù)對(duì)齊的時(shí)候會(huì)更加方便；

7 Series GTREFCLK驅(qū)動(dòng)范圍

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Ultrascale & Ultrascale+ GTREFCLK驅(qū)動(dòng)范圍

5. 在7 Series的GTX/GTH時(shí)，參考時(shí)鐘輸入PIN只可以用作時(shí)鐘輸入，而在Ultrascale的GTH和Ultrascale+的GTH/GTY中，參考時(shí)鐘輸入PIN還可以配置作為本Quad內(nèi)任一個(gè)GTH/GTY的恢復(fù)時(shí)鐘RXRECCLK的輸出PIN，此輸出時(shí)鐘可以再作為其他GTH/GTY Quad的參考時(shí)鐘輸入，在某些應(yīng)用場(chǎng)景下可以簡(jiǎn)化Serdes的參考時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)；

6. 在Serdes一些常用調(diào)試觀測(cè)端口的命名上，Ultrascale GTH、Ultrscale+ GTH/GTY與7 Series GTX/GTH有一些變化，信號(hào)端口的具體含義對(duì)應(yīng)如下；

　　審核編輯：湯梓紅