隨著現(xiàn)場可編程門陣列（FPGA）應(yīng)用變得越來越龐大和復(fù)雜，在進(jìn)行一個(gè)費(fèi)時(shí)的編譯過程和使用高保真測(cè)試覆蓋進(jìn)行設(shè)計(jì)調(diào)試之前，仿真對(duì)驗(yàn)證IP變得越來越重要。在NI LabVIEW軟件里，你能為函數(shù)和時(shí)序仿真你的應(yīng)用邏輯。周期精確仿真通過提供一種驗(yàn)證您的邏輯信號(hào)傳播的方式來測(cè)試您的應(yīng)用的時(shí)序限制。這些仿真器同時(shí)使你有能力測(cè)試您整個(gè)的FPGA應(yīng)用，集成您的LabVIEW FPGA 和組件級(jí)IP (CLIP)或者IP集成節(jié)點(diǎn)邏輯。本白皮書注重于第三方周期精確仿真器與LabVIEW FPGA的集成。 獲取更多關(guān)于LabVIEW FPGA的函數(shù)仿真功能的信息，請(qǐng)參考LabVIEW FPGA 在線幫助。

1. 使用LabVIEW以及第三方仿真器進(jìn)行協(xié)同仿真

您的FPGA應(yīng)用的協(xié)同仿真能夠使您有能力直接利用LabVIEW建立和執(zhí)行仿真，從而提供最高水平的虛擬，同時(shí)仍舊可以在后臺(tái)利用成熟的第三方周期精確仿真器。

在協(xié)同仿真中，LabVIEW向處于測(cè)試階段的IP提供激勵(lì)，控制仿真器的執(zhí)行，以及捕捉反應(yīng)。利用LabVIEW協(xié)同仿真，一個(gè)驅(qū)動(dòng)輸入和執(zhí)行（通過常規(guī)FPGA上位機(jī)接口功能實(shí)現(xiàn)）的上位機(jī)VI替代傳統(tǒng)的基于VDHL的測(cè)試平臺(tái)。這種虛擬的測(cè)試平臺(tái)，通過使用您已掌握的LabVIEW技能提高生產(chǎn)效率，同時(shí)，無需VHDL專業(yè)知識(shí)就能在您的LabVIEW FPGA VI上研制和執(zhí)行周期精確仿真。

圖1. LabVIEW FPGA中的周期精確協(xié)同仿真免除了對(duì)VHDL專業(yè)知識(shí)的需求，并且無需對(duì)LabVIEW所編寫的測(cè)試平臺(tái)。

每一個(gè)FPGA上位機(jī)函數(shù)的執(zhí)行決定了第三方仿真器何時(shí)執(zhí)行仿真的下一部分。例如，當(dāng)LabVIEW 上位機(jī) VI中的寫入屬性節(jié)點(diǎn)函數(shù)執(zhí)行時(shí)，它向模擬器傳達(dá)適當(dāng)?shù)募?lì)并推進(jìn)模擬進(jìn)行時(shí)間。一旦仿真器計(jì)算出結(jié)果，它中斷運(yùn)行同時(shí)等待下一條來自于LabVIEW的控制命令。

為了實(shí)現(xiàn)模擬器執(zhí)行的額外的控制和靈活性，仿真FPGA上位機(jī)接口函數(shù)選板提供諸如檢索當(dāng)前仿真時(shí)間、強(qiáng)制仿真等待指定時(shí)間、或者暫停仿真器運(yùn)行等函數(shù)。

圖2. 仿真FPGA上位機(jī)接口函數(shù)選板針對(duì)第三方仿真器執(zhí)行時(shí)間的提供了更細(xì)分的控制函數(shù)。

使用LabVIEW測(cè)試平臺(tái)的協(xié)同仿真現(xiàn)在僅受Mentor Graphics公司的仿真器支持。獲取詳細(xì)步驟指南，請(qǐng)查閱使用LabVIEW和 Mentor Graphics ModelSim的周期精確協(xié)同仿真。

2. 生成用于第三方仿真器的仿真輸出

用于周期精確仿真的第二方法（即基層方法）是生成和輸出在第三方仿真器中直接使用的LabVIEW FPGA仿真。與協(xié)同仿真相比，這種方法要求一個(gè)基于VHDL的測(cè)試平臺(tái)從而提供激勵(lì)、控制和測(cè)試執(zhí)行，以及捕捉/驗(yàn)證輸出。其結(jié)果是，結(jié)合LabVIEW FPGA使用這種方法時(shí)，你必須熟悉HDL 仿真器和 VHDL。使用這種方法的優(yōu)點(diǎn)在于，與Mentor Graphics ModelSim（仿真器）相比，你可以將這些位于LabVIEW FPGA中的仿真文件輸入Xilinx Isim周期精確的仿真器。

圖3. 通過修改由LabVIEW建立的測(cè)試平臺(tái)，您能夠在ModelSim 或者 Isim.中執(zhí)行周期精準(zhǔn)仿真。

作為仿真輸出的一部分，LabVIEW為您的FPGA應(yīng)用生成一個(gè)測(cè)試平臺(tái)文件模板。在此基礎(chǔ)上，您能夠增加特殊的VHDL代碼用來適當(dāng)?shù)卣{(diào)整您的設(shè)計(jì)。

圖4. LabVIEW生成一個(gè)VHDL測(cè)試平臺(tái)模板作為仿真輸出文件的一部分，從而加速您的測(cè)試平臺(tái)研發(fā)。

欲知如何生成仿真文件、編輯測(cè)試平臺(tái)，以及在Xilinx Isim中運(yùn)行仿真，請(qǐng)參考詳細(xì)步驟指南?使用Xilinx ISim進(jìn)行周期精確仿真。

3. 結(jié)論

為了在編譯和部署之前高效率地仿真您的FPGA應(yīng)用，LabVIEW FPGA向函數(shù)和周期精確的 時(shí)序仿真提供了工具。周期精確的仿真器能夠找出并行代碼間的重要信號(hào)傳輸沖突和相互干擾。傳統(tǒng)情況下，這就需要特殊專業(yè)技能和時(shí)間投入，遠(yuǎn)超出原始IP研發(fā)的時(shí)間。

LabVIEW FPGA中的周期精確的協(xié)同仿真使用Mentor Graphics ModelSim，免除了對(duì)VHDL專業(yè)技能的要求，同時(shí)，通過利用您現(xiàn)有的LabVIEW技能極大地減少了測(cè)試平臺(tái)研發(fā)時(shí)間。

LabVIEW FPGA自帶一個(gè)免費(fèi)的周期精確的仿真器，Xilinx Isim。但即便這樣，LabVIEW生成的VHDL測(cè)試平臺(tái)模板仍需要您有能力進(jìn)行進(jìn)一步修改，從而恰當(dāng)?shù)卣{(diào)試設(shè)計(jì)。

使用LabVIEW 2011 FPGA 模塊，更加有效地學(xué)習(xí)FPGA代碼開發(fā)。