提高作為TFET缺點(diǎn)的導(dǎo)通電流

　　（1）是利用硅的外延生長，能以自對準(zhǔn)工藝形成開/關(guān)特性出色的陡峭隧道結(jié)。形成隧道結(jié)時，在源極與溝道之間設(shè)置了防止源極中的添加雜質(zhì)（B）擴(kuò)散的 C（碳）摻雜層，還在溝道中添加P（磷）以降低閾值電壓。通過這些措施，這種TFET的導(dǎo)通電流較以往的硅材料TFET提高了約一位數(shù)，還降低了工藝偏差。

　　利用硅的外延生長 ）

　　導(dǎo)通電流大，工藝偏差小

　　（2）利用了帶隙比硅窄的材料SiGe，目的是在保持與CMOS工藝的親和性的同時，獲得比硅材料TFET更高的導(dǎo)通電流。

　　不過，即使源極、漏極和溝道全部采用SiGe，其效果也很小。東芝通過能帶圖推測了在構(gòu)成CMOS的pFET和nFET的哪部分采用SiGe能提高導(dǎo)通電流。結(jié)果發(fā)現(xiàn)，在pFET的溝道和nFET的源極采用SiGe時，效果達(dá)到最大化。

　　與以往的硅材料TFET相比，這種TFET的導(dǎo)通電流提高到了100倍。通過部分去除源極端的SiGe，還抑制了采用SiGe造成的關(guān)態(tài)漏電流增大現(xiàn)象。

　　在SiGe的應(yīng)用位置上下工夫

　　既能提高導(dǎo)通電流又能降低關(guān)態(tài)漏電流

　　采用無結(jié)構(gòu)造將偏差降到最小

　　（3）采用去除了源極和溝道間的物理隧道結(jié)的“無結(jié)（Junctionless）”構(gòu)造。這是此前不存在的“全新概念的器件”（后藤）。

　　據(jù)后藤介紹，立式TFET原本就采用了耐工藝偏差的構(gòu)造，但為了形成隧道結(jié)而追加的制造工藝，使偏差不可避免地增大。因此，此次的構(gòu)造棄用物理隧道結(jié)，利用加載柵極電場時耗盡層的擴(kuò)展，以電氣方式形成隧道結(jié)。對這種新構(gòu)造器件的工作情況進(jìn)行驗(yàn)證發(fā)現(xiàn)，其工藝偏差比橫式TFET減少了一半。

　　去掉物理隧道結(jié)

　　偏差減半

　　今后，東芝將以量產(chǎn)為目標(biāo)，開發(fā)把MOSFET和TFET配備在同一個芯片上的技術(shù)。其課題在于制造成本。TFET的制造工序數(shù)量比MOSFET更多，因此該公司打算使其在性能和芯片面積方面占優(yōu)勢，由此抵消成本增加的部分。計劃使制造工序數(shù)“僅比MOSFET增加15％左右”（川中）。性能方面，計劃使 S因子由目前的100左右降到60以下。

　　工藝技術(shù)“不打算采用（應(yīng)用處理器使用的）最尖端工藝，而是利用65nm工藝或者更寬松的設(shè)計規(guī)則”（川中）。東芝計劃在自家工廠量產(chǎn)這些產(chǎn)品。